奈米晶片靜電放電防護技術

 

刊登日期:2008/9/1
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當先進製程技術不斷演進,大幅度地提升了晶片的工作效能時,如何在高效率的晶片上設計適當的ESD 防護機制(須具備低觸發導通電壓、低箝制電壓、低洩漏電流以及低負載效應),成為ESD 防護技術的重大挑戰。


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