洪緯哲、楊其潤 / 工研院材化所
目前半導體產業界常見的靜電防護方法，多依賴傳統導電塑料、抗靜電液劑、鐵氟龍以及簡易的薄膜處理技術。然而，這些傳統方案難以滿足當前半導體產業對穩定性、耐久性與精密控制的要求，尤其是在先進製程中，更顯得捉襟見肘。隨著半導體製程逐步邁入5奈米、3奈米等超先進階段，對於ESD防護技術的要求更為嚴格且迫切。為有效應對上述問題，本研究提出「半導體級高穩定靜電防護鍍膜技術」，透過先進的物理氣相沉積(PVD)等真空薄膜沉積技術，開發出兼具高精度、均勻性與穩定性的靜電防護鍍膜材料。此技術採用奈米複合多層材料，如類鑽碳(DLC)，透過精確調整其結構組成與導電特性，以有效消散和抑制靜電荷累積，可大幅提升晶圓製程良率、設備穩定性與產品可靠度，進而有效降低生產成本與風險。
【內文精選】
工研院開發半導體級高穩定靜電防護鍍膜技術
1. PVD成型技術與應用說明
有許多國外專利指出，將絕緣高分子或是陶瓷材料與導電材料進行混合，可得到高電阻值且具有靜電抑制與防護能力之材料。上述金屬氧化物陶瓷材料，有著材料過於昂貴以及製程方式不利於工業化、材料機械強度與附著力極差等缺點。絕緣高分子混合製程則因濕式製程產生廢液造成污染，以及耐溫性不足等問題，而不適用於先進封裝製程中。針對上述缺點，本研究開發之鍍膜技術利用物理氣相沉積的方式，在晶片佈線層與部分特定區域，鍍製金屬與金屬氧化物複合膜層（如圖九）。
圖九、PVD製程成品材料示意圖
2. PVD膜層說明
針對膜層結構進行設計與開發，如圖十(a)所示，膜層結構可大致分為：①單層結構；②漸進層結構；③多層結構；④功能性複合疊層等四種。在性能方面，第④項複合疊層不論在性能或是機械性質上，皆優於單層結構，其原因為複合疊層結構可同時提供多樣化之功能，並增加膜層靜電消散性質；但若膜層結構設計未達平衡，則會因為多層結構間之介面失效，進一步導致膜層崩塌損毀，反而比起單層結構膜層更為脆弱。
在比例方面，如圖十(b)所示，首先在底層金屬附著層，其厚度為所有不同功能之結構最薄（厚度比例為1），功能為連結底材，並初步降低底材與後續膜層結構因熱膨脹係數差異，所導致的膜層內應力。其次為漸進層，其結構分別有三層，厚度比例與機械性質分別為軟、中、硬---以上為部分節錄資料，完整內容請見下方附檔。
圖十 、(a)膜層結構種類示意；(b)本研究技術示意圖
★本文節錄自《工業材料雜誌》464期，更多資料請見下方附檔。