射頻薄膜積體被動元件技術簡介(上)：材料世界網

隨著電子工程的發展趨勢，由一個元件的開發，發展到集結多個元件的階段，再加上產品效能與輕薄短小的需求帶動，形成了現今電子產業相關的兩大主流：系統單晶片(System on Chip; SoC)與系統級封裝(System in Package; SiP)。系統級封裝之定義為：在一積體電路(Integrated Circuit;IC)包裝體中，包含多晶片或單一晶片，加上被動元件、電容、電阻、濾波器、天線等任一元件以上之封裝，即視為SiP 。積體被動元件在定義上屬SiP 概念，利用被動元件生產技術，製造出具有特定功能之元件模組，再和主動元件整合至同一基板上，以實現SiP 技術。

積體被動元件(Integrated Passive Device;IPD)又常被稱作整合式被動元件，依製程技術可分為厚膜製程及薄膜製程，其中厚膜製程技術中有使用陶瓷為基板的低溫共燒陶瓷 (Low Temperature Co-fired Ceramics;LTCC)技術及內藏式被動元件(Embedded Passives)技術；而薄膜製程技術(Thin Film Technology)大約可分為沈積薄膜式多晶片模組(Multichip Module-Deposited; MCM-D)和薄膜晶圓級封裝(Thin Film Wafer Level Package;WLP)兩種，皆採用半導體常用的製程技術製作線路及電感、電容和電阻，也因為採用積體電路相似的製程，所以積體被動元件這個說法也已被用來表示薄膜製程的整合式被動元件。

射頻用電感
電感在射頻電路設計中有許多用途，其中最常用來作匹配網路(Matching Network)，如圖一之L型及π型網路將電路之輸入及輸出阻抗匹配至50 ohm。做射頻扼阻器(RF Choke)時，提供一大導納值，使得大部分之射頻訊號會經由輸出端輸出而不會洩漏至電源端或接地端。電感也常用於LC 諧振器中（圖二）， LC 諧振器亦分為並聯式與串聯式，而LC 諧振器一般皆用於訊號之濾波使用，當並聯式LC 諧振器共振時，LC 諧振器等效為開路；同理，串聯式LC 諧振器在共振時， LC 諧振器則等效為短路。

電感品質因子是描述電感特性的指標值，為元件的Q 值，主要在說明元件儲存能量的能力，定義為元件的儲存功率與耗損功率的比值。

圖一、(a) L 型匹配網路；(b) π 型匹配網路

目前CMOS 製程為了防止電晶體發生Latch-up 現象，必須使用低電阻係數之矽基材，也因此造成晶圓級電感Q 值較其他製程低，如將低Q 值之晶圓級電感使用於作射頻匹配電路時，將造成雜訊指數(Noise Figure; NF)增加；若應用於壓控振盪器，會造成壓控振盪器之相位雜訊(Phase Noise)惡化；將其應用在帶通濾波器，將使得帶通濾波器之頻寬過寬，導致頻帶選擇能力較差，且帶通濾波器之介入損耗亦會升高。由上可知，如何提升晶圓級電感之Q 值實為一極重要之課題，除了低電阻係數之矽基材外，尚有其他因素會降低螺旋電感之Q 值，而這些降低電感Q 值之因素及其改善之方法皆將於以下討論之。
1. 金屬導線損耗(Conductor Loss)
螺線型電感金屬走線之電阻值會隨著金屬走線之截面積增加而減少，故如將螺線型電感金屬走線之截面積增加，勢必可減少金屬走線之電阻值，使得螺旋電感之Q 值升高，基於此概念，即有增加電感金屬銅厚及多層並聯電感之方法被提出。除此之外，必須注意集膚效應之限制，當頻率較低時，集膚深度值較高，此時電流會均勻分布於金屬走線之整個截面積，如使用增加銅厚或多層並聯電感方式，可有效地增加電流流過電感金屬走線之截面積，而使電感之金屬走線阻值降低而Q 值升高；但當頻率較高時，集膚深度值較低，電流皆集中於金屬導線之集膚深度範圍內流動，此時如使用增加電感金屬銅厚或多層並聯電感方式，較不會有明顯之效果，因此設計電感時需考慮電感之操作頻率對金屬導線之集膚深度值的影響……詳細全文請見原文

3. 電流擁擠效應(Current Crowding Effect)
當流過螺線型電感走線之電流產生的磁場B進入鄰近的電感走線中時，根據冷次(Lenz’s)定律，鄰近的電感走線中會感應產生渦電流(Eddy Current)，由圖六可知，於電感走線內側之渦流電流與原先流過電感走線之電流方向相同，故渦電流會使電感走線內側之電流量增加，但由於電感走線外側之渦流電流與原先流過電感走線之電流方向相反，故渦流電流會使電感走線外側之電流量減少，此現象即為電流擁擠效應（圖六）。電流擁擠效應會造成流過螺線型電感走線之電流大部分集中於走線之內側，而形成電流擁擠之現象，使螺線型電感走線之電阻值增加，並造成Q 值之降低……詳細全文請見原文

圖六、電流擁擠效應示意圖