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除了一般從半導體封裝表面進行冷卻的方式之外，近來透過改良封裝本身結構以提升半導體晶片冷卻效率的研究開發持續推進。美國IBM正在開發可從晶片背面進行冷卻的方法；台灣積體電路製造(TSMC)則與東京大學投入於在晶片上建立微細流道的手法研究。此外，亦有透過垂直堆疊晶片以提升冷卻效率的新構想出現。
【內文精選】
從底面因應3D封裝散熱難題
IBM正在開發一項針對半導體3D封裝，可從晶片底面同時進行冷卻的封裝技術（圖一）。身為日本半導體製造商Rapidus的合作夥伴，IBM近期在多場學會上報告此成果，並引起廣泛關注。
圖一、IBM利用石墨片等材料從底部有效率地冷卻半導體晶片之封裝結構
IBM致力實現的技術稱為「雙面散熱機構」，能從晶片的表面與連接至封裝基板的背面同時進行冷卻。此技術是中央處理器(CPU)、圖形處理器(GPU)等邏輯半導體（系統單晶片(SoC)）與記憶體進行3D封裝時的關鍵。日本IBM東京基礎研究所在開發中扮演重要角色。
目前，生成式人工智慧(AI)的高速運算主要採用SoC與高頻寬記憶體(HBM)在中介層(Interposer)上並列配置的2D結構。然而，展望未來，為提升運算效能並縮小封裝面積，將HBM堆疊於SoC之上的3D封裝技術正在蓬勃發展。3D封裝的最大障礙在於SoC的散熱問題（圖二）。表面層的晶片可藉由散熱片或冷板(Cold Plate)直接冷卻，但下層晶片的熱散逸途徑有限，熱能滯留後晶片溫度升高而導致異常運作。
圖二、3D 封裝的SoC散熱問題
電源供應與散熱的二刀流
日本IBM東京基礎研究所提出的另一項創新手法是將為SoC供電的銅配線同時應用於散熱（圖八），也就是將供電回路加粗，使其兼具熱傳導功能。為實現此構想，研究團隊開發出具有厚銅板與薄絕緣層交互堆疊結構的「Power Insert（電源嵌層）」元件（圖九），將其嵌入封裝基板中SoC正下方，可將SoC的熱能自基板底面傳導出去（圖十）。
經過模擬已確認與既有一般結構相比，SoC最高溫度可降低約5℃~9℃，且Power Insert面積越大，散熱性能越佳。此項技術的基本構想其實早在約10年前已於學會發表。隨著生成式AI興起、GPU發熱劇增，IBM再度加大了開發力道。目前無論石墨片或Power Insert皆處於基礎研究階段，實用化時期尚未確定。IBM東京基礎研究所將透過試作持續進行實機評估。
圖八、將電源供應回路改為厚銅板，可發揮散熱作用
圖九、電源銅板與接地銅板交替排列，中間以絕緣體隔開
圖十、IBM 提出採用Power Insert的半導體封裝方案
與最先進之封裝技術融合
TSMC於2021年首次發表IMC-Si概念，並持續推動實用化開發。2025年5月在美國舉辦之半導體封裝領域最具指標性的國際會議「Electronic Components and Technology Conference (ECTC)」上，TSMC宣布已成功將IMC-Si冷卻結構整合至其先進封裝技術「CoWoS-R」中。
CoWoS-R使用有機中介層，能在單一封裝基板上實裝多枚半導體晶片，是AI伺服器等高效能運算系統的重要技術，隨著生成式AI普及而需求激增。TSMC指出，整合冷卻結構時「僅須對CoWoS-R製程進行最小限度修改」。其方法是在晶片裝設於有機中介層後，於晶片表面形成---以上為部分節錄資料，完整內容請見下方附檔。