從2023 ECTC看國際半導體先進封裝與應用發展：材料世界網

邱韋嵐 / 工研院電光所

ECTC由IEEE-CPMT主導，與ESTC、EPTC及ICEPT並列為國際四大電子封測會議，ECTC是全球最大的國際半導體封裝研討會。今年第73屆ECTC在美國奧蘭多舉行，該會議吸引來自全球各地專業人士與先進封裝和半導體創新發展相關的學術和產業專家參與。本屆研討會的主要議題涵蓋全球半導體封測產業在先進封裝技術方面的發展，尤其關注後段新穎封裝形式的製程技術、設備和材料供應商的動態以及技術發表。封裝類型包括扇出型封裝、3D IC、2.5D IC、高階異質整合封裝等。除了論文發表和廠商展會外，研討會還特別開設專注於先進構裝技術的相關專業課程，邀請國際知名廠商和研究機構的專業講師介紹全面的先進封裝技術，以主題形式呈現全球關注的未來高階晶片的先進封裝技術發展。通過參與此次會議，可以了解全球最新的構裝技術趨勢和市場動態。

ECTC研討會演講精摘

ECTC Reception當天，有演講介紹到此屆ECTC國際研討會總共有1,616名參加者，有378位演講者分在36個Oral Sessions 與5個IP Sessions、3個Joint Sessions、5個Interactive Presentation Sessions(127 IP Paper, Session 41 IP-包含24學生論文)，並有5個Special Sessions + HIR Session、13 PDC Courses，議題包含了Heterogeneous Chiplet Integration、MEMS Sensor、Bio and Advanced Interconnect Reliability、Advancements in Copper/Silicon-Oxide Hybrid Bonding、RF、Heterogeneous and Chiplet Modules、 Process Enhancements in 3D、FOWLP and TSV Technologies等，橫跨41領域。

1. 具超高密度0.5 μm間距低溫SoIC晶圓級封裝— 台積電

第一天的Session由台積電博士開始演講打頭陣，現場座位爆滿並且有些人需要站著聽講，如圖二內容主要講述現今高速運算所需的算力將以1.7倍/兩年與頻寬以1.57倍/兩年的速度成長，在2022年已達到算力~105 GFLOP/sec與頻寬103 GByte/sec的記憶體運算程度，而需要達到此程度的晶片封裝從2D往3D的垂直方向堆疊，線距將從2D的mm等級微縮到3D的μm等級，使用WoW DRAM+SoC將可大幅提升Bandwidth至1,000GB/s與降低Power至 1pJ/bit，其中WoW 的Bond Pitch須小至0.5 μm，最小電壓Vmin可減少110-127 mV的電壓，並加快9-14% Access Time的performance，經過優化的CMP與表面處理WoW的接合溫度可以降低至260度並無發現孔洞，經過可靠度測試，在串接40萬個的Daisy Chain後有穩定的電阻值與低的漏電流值，並將電壓提升至55V，並放置200度的溫度下沒有Breakdown，可說是相當穩定。

2. 高對位精準度3.5 μm間距晶片對晶圓混合鍵合接合— Adeia

Adeia是一家集團公司，專門開發晶圓級Hybrid Bonding的領導廠商XPERI就是被這家電腦應用公司收購成為子公司之一，因此內容還是以XPERI開發的技術為主。如圖三與圖四使用3.5 μm的Fine-pitch測試載具在Hybrid Bonding Test接合的精準度可達到2%以內，Yield Loss亦可到2%，如何達到精準的接合對位就需要控制好CMP的平整度與 Cu Recess的程度，在Die內要控制CMP Roughness在1 nm以下，而在晶圓尺寸需要控制CMP Roughness在2 nm以下，容忍度範圍相當小，如此才能在晶圓級接合後的電性Electrical Yield保持在96%以上。

圖四、Adeia的測試載具接合精準度計算晶圓與晶片間的對位誤差可達到2%以內，Yield Loss亦可到2%

4. 三維整合晶圓級新型F2F與F2B三層微小間距與高密度TSV銅-銅混合鍵合結構— Leti

Leti為法國電子暨資訊技術實驗室，在全球先進微米與奈米科技的頂尖研究機構科技領域方面排名第一，本次發表兩層與三層的Test Vhicle如圖六，其中包含TSV與Cu-Cu Bonding，利用Face-to-Face (F2F)與Face-to-Back (F2B)接合三層晶圓，並利用研磨露銅來接合多個Pad結構，可達到4 μm的Fine-pitch，晶圓薄膜可達9 μm的厚度且TTV可降至1μm，從橫截面圖可以看出AR=10的TSV連接Cu Pad並做Cu Pad的金屬接合達到Cu/SiO₂ Hybrid Bonding，比較了3 μm與2 μm的Kelvin Structure，發現2 μm有較高的電阻值，由於銅截面積較小，因此有較高的電阻，量測漏電流可以小於10^-9 A，表示製程接合的很完美。

圖六、Leti介紹兩層與三層多個Pad結構且可達到4 μm的Fine-pitch的Test Vehicle接合

5. 1.4 μm間距新式銅線對銅線的混合鍵合結構— Sony

Sony在影像感測器CIS開發一直都有很好的進展，尤其在高速影像的截取影像是業界第一。此次發表新型結構是使用Cu Pad-Cu Pad與Cu Wire-to Cu Wire 接合來連接三層結構，如圖七。設計Wire線寬為0.7 μm/線距0.7 μm，Pad亦是如此。使用新型的CMP Slurry與CMP後Cu Pad突起的設計可以相互接合，達到近100%的接合良率。預測線長在100 μm時熱膨脹會使突起約6 nm，在接合時的對位誤差達0.4 μm時會提升5.7%的電阻值，此Cu Wire-to Cu Wire 接合設計儘管有對位誤差，亦可通過可靠度測試並預估抗電遷移能力達 ---以上為部分節錄資料，完整內容請見下方附檔。