半導體用高介電圖案化材料：材料世界網

鄭志龍 / 工研院材化所

隨著半導體技術的快速發展，異質封裝成為提升系統效能與縮小封裝尺寸的關鍵技術。去耦電容作為電源完整性的重要元件，需具備高電容密度、低寄生效應與良好的製程兼容性。嵌入式去耦電容透過高介電常數材料整合至封裝基板，有助於提升供電品質，尤其在異質整合與系統級封裝技術中發揮關鍵作用。此外，在3D IC封裝中，高介電薄膜去耦電容能提升晶片間的訊號完整性。傳統高介電材料多為非感光型，因此開發可圖案化的高介電有機–無機混合材料，相較於傳統陶瓷電容與低介電材料，可圖案高介電聚醯亞胺在異質封裝中展現出更高的設計靈活性、更低的製造成本與優異的熱穩定性，其選用感光性聚醯亞胺與BaTiO₃粉體，透過高介電分子設計與粉體分散技術，提升介電常數並降低空隙形成，可進一步優化去耦電容與先進封裝的應用。本文探討了高介電感光性圖案化材料的設計原則、製造方法及其在先進半導體封裝製程中的應用。

【內文精選】

前言

隨著5G、人工智慧(AI)與高效能運算(HPC)的興起，半導體封裝從單一晶片走向異質整合(Heterogeneous Integration)，將邏輯晶片、記憶體(如：高頻寬記憶體(HBM))、感測器與射頻模組整合於單一封裝體內。這趨勢大幅提升了電源分配網路(PDN)的複雜性，高頻噪聲與電壓波動成為系統穩定性的主要威脅。去耦電容(Decoupling Capacitor)作為穩定電源的核心元件，需在極小空間內提供高電容值，並壓低寄生電感(ESL)，以抑制電流突變引起的電壓降(ΔV = L di/dt)。

圖一為傳統去耦電容做在PCB板端之電源傳遞網路的系統架構，藍色為電源傳遞從晶片端至板端，路徑非常長，但因為晶片間距與堆疊高度受限(<100 μm)，傳統MLCC(0.1~0.5 mm厚)難以布局於晶片端，粉紅色區塊為將去耦電容藉由RDL製程佈值於晶片端。

圖一、傳統去耦電容做在PCB板端之電源傳遞網路的系統架構

感光性高介電聚醯亞胺

聚醯亞胺是一種高性能聚合物，具備優異的熱穩定性(玻璃轉化溫度Tg >300˚C)、機械強度與化學穩定性。傳統聚醯亞胺的介電常數(k)約3~4，通過摻雜高介電填料(如：BaTiO₃奈米粒子)，可將k值提升至40~50。感光性為配方中加入光敏基團(如：丙烯酸酯或二氮萘醌)，支援感光技術，直接在基板上形成薄膜電容，厚度僅5~10 μm，使其成為異質封裝中整合去耦電容的理想選擇，特別是在空間受限的小晶片疊構中。

因高頻需求與空間限制並存，這些策略在小晶片異質封裝中尤為重要。聚醯亞胺k值(約3.5)由電子極化(瞬時位移)、原子極化(鍵振動)與取向極化(偶極矩轉動)決定，如圖三所示。摻雜BaTiO₃可將k值提升至40~50，因此要提升聚醯亞胺純樹脂與BaTiO₃填充介電特性，需進一步優化純樹脂與填料效率 ---以上為部分節錄資料，完整內容請見下方附檔。