蘇育央 / 工研院材化所
從日常生活的各種家電、手機、電視、汽車到人工智慧(AI)、5G、物聯網都離不開半導體元件。在產品小尺寸且同時須具高性能、低功耗、低成本的需求下，製程微縮變成現階段提高晶片生產效率、降低生產成本的主要方式，也就是把電路做得更細小，在一片晶圓上產生更多的晶片。隨著晶片尺寸持續微縮，各項技術挑戰提升，包括製程架構、元件整合、材料、先進封裝與設備等。藉由重新佈線I/O位置、MCP(多芯片封裝)和SiP(系統級封裝)的整合將提供解決方案，也帶來線路重組層(RDL)強大的市場需求。
【內文精選】
市場應用
根據美國Fortune Business Insights研究報告顯示，全球半導體市場預計將從2022 年的5,734.4億美元增長到2029年的13,807.9億美元，預測期內複合年增長率為12.2%，可歸因於全球消費電子產品的市場增加。而為了實現半導體的先進封裝，大多數應用處理器是通過封裝上封裝(PoP) 技術集成的，其中包括用於安裝器件的基板。而RDL技術更可應用在先進封裝如FOWLP中。FOWLP技術原為德國Infineon Technologies所開發，最大的特點是在相同尺寸的晶片下讓RDL範圍更廣，晶片腳數更多，單晶片可以整合更多功能，並達到無載板封裝、薄型化以及低成本等優點。扇型(FO)封裝通常包含晶片置於模具樹脂中並在晶片的頂部做RDL。而依據The Insight Partners報告，全球RDL材料的市場規模在2021~2028年間，預計將以9.5%的年複合成長率擴大，到2028年達到3億160萬美元。作為RDL絕緣材料的感光型聚醯亞胺(Photosensitive Polyimide; PSPI)，具有低介電特性的緩衝塗層，可保護半導體電路免受物理和化學條件的影響。
關鍵材料
聚醯亞胺(PI)、聚苯並噁唑(PBO)、苯並環丁烯(BCB)等材料皆因良好熱穩定性、機械特性、抗化性與電絕緣性，可作為RDL線路凸點的保護層以及應力緩衝層。半導體用的RDL絕緣層，一重要發展趨勢即是低溫型的感光絕緣材料，較低的加工溫度可確保對高分子和元件沒有影響。透過聚合物重新設計，以實現低固化溫度，減少封裝時的翹曲。。RDL低介電絕緣材料特性比較列於表一，目前業界多使用Asahi Kasei E-materials的PIMEL™。但相對而言，PBO的介電常數和吸濕性較低，因為它們的聚合物中不含羰基。根據應用，線路的設計有所不同，故Cu RDL會具有不同的厚度，一般高分子固化後的厚度在3~30 μm。而隨著先進微電子元件不斷增加的I/O密度和更精細的間距，在應用處理器中越來越多仰賴扇出技術，故感光聚合物的解析度需≤5 μm。
表一、RDL感光絕緣層材料比較
應用於RDL之PSPI近期研究
應用於RDL的低介電絕緣材料層是一種負型PSPI，透過可溶性PI的結構設計，將高分子聚合反應溶劑由NMP/DMAc調整為DMAc/Xylene進行聚縮合反應得到PI。側鏈具有官能基的PI配置感光劑後，可經由塗佈、曝光、顯影步驟，得到圖案化的低介電絕緣材料。PSPI其線路深寬比(Aspect Ratio)可調，例如在L/S為 5 μm/5 μm，其線路深寬比可調整至2:1；L/S為2 μm/2 μm時，其Aspect Ratio為1.5，如圖一所示。PSPI材料導入RDL驗證流程如圖二所示，而其特性列於表二。
圖一、L/S為2μm/2μm之PSPI SEM
RDL結構中，包含低介電的絕緣材料層與銅導線材料。以兩層的RDL驗證方式為例，先在基材上塗佈一層低介電絕緣材料層，經過曝光顯影得到細線化線路，鍍上第一層種子層(Seed)後，再沉積上第一層銅線金屬，進行PSPI第二次塗佈，經過曝光顯影得到細線路，再進行第二層種子層及銅線路製作，被覆上一層絕緣層，而最後銅線路可與IC以錫面接著。與一般製程比較，工研院材料與化工研究所開發之PSPI最大優勢在於低溫型製程溫度(≦160˚C)，故在多層堆疊的應用中，可大幅降低因熱應力產生的翹曲。兩層RDL結構，製作面積為10 cm × 10 cm，翹曲量為0.6 mm，RDL元件截面SEM如圖三所示，可以看出PSPI與銅線有良好密著性。PSPI的低介電性在10 GHz下，低介電常數為2.6，並可通過製程上所面臨的抗化性測試。在濕式鍍銅製程中，種子層與基材有良好附著性、通過金屬導線增厚(電鍍)的耐化性，而經由PSPI與種子層的縱深調整，可使金屬導線 ---以上為部分節錄資料，完整內容請見下方附檔。
★本文節錄自《工業材料雜誌》436期，更多資料請見下方附檔。