面板級功能化重分布層應用於先進晶片封裝之靜電防護電路

 

刊登日期:2023/1/5
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王泰瑞、馮捷威 / 工研院電光所
 
本研究首創將功能型元件與重分布銅導線結構整合於面板級扇出型封裝製程中。此項技術展現出小世代面板廠跨足積體電路封裝技術之潛力及優勢,以及結合既有面板技術能量與重分布層異質整合之新概念。使用低溫多晶矽薄膜電晶體製作之靜電防護電路可以承受於奈秒等級內放電大於0.5 A之電流,此技術可應用於多晶片封裝之靜電防護。
 
【內文精選】
實驗設計
1. 靜電防護電路設計
該電路連接在VDD和VSS電源線之間,可為I/O接腳提供靜電防護的功能。電路中有六個放電路徑,包括正極到VSS(PS模式)、負極到VSS(NS模式)、正極到VDD(PD模式)、負極到VDD(ND模式),VDD到VSS,以及VSS到VDD。在箝位電路的配合下,I/O接腳可以透過保護電路將靜電放電到VSS或VDD。
 
2. 線路元件製程整合
本研究中所使用的設備皆是原本用來生產顯示器的設施,包括CVD系統、PVD系統、蝕刻系統、塗層系統和圖案化系統等。整合LTPS-TFT的RDL示意結構如圖三所示。而LTPS-TFT的RDL的製造流程如下:整個結構從使用等電漿增強式化學氣相沉積(PECVD)在聚醯亞胺(PI)基板上沉積緩衝層開始。然後,通過PECVD和準分子激光退火在緩衝層上沉積並退火形成多晶矽。然後,分別通過PECVD、PVD和微影系統沉積和圖案化閘極電介質和閘電極。接下來,通過自對準工藝定義摻雜區。之後,沉積層間電介質(ILD)並沉積且定義接觸通孔和連接層,以完成LTPS-TFT結構。對於RDL的形成,本研究中使用了半加成法,並在Cu導線層之間塗覆光敏聚醯亞胺(PSPI)作為介電層。在本設計中TFT陣列上有兩個Cu導線層。值得一提的是,工研院展示了一種名為數位圖案化的微影技術(DLT)。該技術具有高解析度(2 μm)、高景深(16 μm)和無光罩等三大優勢。本研究透過DLT進行快速打樣,以驗證電路與堆疊結構之設計。
 
圖三、RDL整合主動元件的示意圖
圖三、RDL整合主動元件的示意圖
 
結果與討論
2. 電鍍製程對元件穩定性之影響
基於RDL技術和LTPS-TFT技術首次結合用於CDM ESD防護應用上,且為了實現技術的結合,於整合製程中必須解決電鍍銅製程的副作用。因此工研院在防止銅污染影響TFT元件方面進行了一些研究,運用浸漬試驗進行測試,浸漬試驗的目的,是分析高Cu離子濃度的濕化學鍍銅製程是否會導致TFT損壞,進而影響到TFT的電性。由試驗結果得知,LTPS-TFT特性在高Cu離子濃度(~1,000 ppm)浸泡後受到顯著影響。TFT的電性變化將導致應用電路設計困難,且在銅電鍍製程中這種銅離子濃度(≥1,000 ppm)是很常見的濃度。因此為了避免TFT受到銅電鍍製程的影響,工研院提出了一個阻擋層來保護TFT,以抑制鍍銅過程中的電性變化。在形成LTPS-TFT後,運用矽基介電層覆蓋TFT,將此介電層當作阻擋層。
 
3. 功能化重分布層的製程整合
為了實現面板級SiP,應充分利用薄膜技術和鍍銅技術,如圖八(a)所示為LTPSTFT與RDL層別的堆疊,將此堆疊結構用於ESD防護應用。於IC封裝應用中RDL之間的介電層,使用PSPI材料是一種很好的選擇,但是PSPI材料是一種保形型材料,容易受到RDL結構中發生地形起伏問題(~3.9 μm),如圖八(b)所示。在RDL-First技術中,由於多層的堆疊結構,地形起伏問題對於封裝在多層RDL中的薄膜元件至關重要。因此後續的黃光製程應該同時具有高解析度和高深寬比,以解決面板級SiP的功能化RDL問題。此外還通過可靠性測試對不同材料之間的界面進行了監測,可靠性測試遵循JEDEC JESD22-A104條件B規則:-55˚C~125˚C,1,000次循環。經過可靠性測試後,RDL層和TFT的界面沒有明顯的剝離,如圖八(b)所示。
 
圖八 、(a) RDL整合LTPS-TFT的上視圖;(b) RDL整合LTPS-TFT的
圖八 、(a) RDL整合LTPS-TFT的上視圖;(b) RDL整合LTPS-TFT的截面圖
 
4. 靜電防護功能實測
本研究設計了兩種不同的樣品,即不具有ESD防護電路的RDL和具有ESD防護電路的RDL樣品。測試IC採用台積電0.35 μm技術製作。該IC中有一些反相電路,用於證明靜電放電後ESD防護電路的功能。本研究共設計並測試了四套ESD保護電路,均與測試IC的I/O相連。二次擊穿電流(It2)和電壓(Vt2)通過非常快的傳輸測量線脈衝(VF-TLP)方法,脈衝寬度為1 ns,以確認測試IC的防護能力。ESD防護電路的失效標準定義為在規定的偏壓(30 V)下,漏電流大於1 μA。VF-TLP測得的ESD防護電路的IV曲線如圖十一所示。在沒有ESD防護電路的樣品中,It2在40~80 mA之間,樣品可以承受ESD應力電壓約為10.5 V。另一方面,在帶有ESD防護電路的樣品中,It2增加400 mA以上,樣品可承受ESD應力電壓增加30 V以上---以上為部分節錄資料,完整內容請見下方附檔。
 
★本文節錄自《工業材料雜誌》433期,更多資料請見下方附檔。

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