楊啟鑫/工研院產科國際所
全球電子終端產品日新月異，不論是手機/無線通訊應用、消費性電子應用或是高速運算應用等，都可觀察到電子產品朝向高整合度發展趨勢，其中愈高階多功能產品，除伴隨之半導體晶片I/O數愈高外，其所需晶片之數量也愈高，整體封裝晶片之面積亦愈大。
圖十三、Amkor/ J-Devices扇出型封裝之技術與產品應用狀況
當終端產品由手持式產品、物聯網消費性產品、車用電子再發展到高速運算處理器的發展過程中，在產品之複雜度遽增情況下，能選擇的晶片封裝方式亦逐漸受限，這主要是因為高效能產品同時搭配先進製程晶片，同時需高整合度(細線寬線距)之封裝技術，而高整合之封裝技術往往伴隨著低製程良率議題(Low Yield Issue)，因此高效能產品能選擇的封裝技術甚至是能提供此製程技術的業者亦甚是稀少，大多數封裝業者亦會擔心低封裝良率傷害昂貴晶片所付出之代價甚大，此乃反應現今高階2.5D中介層封裝大多在晶圓廠進行的原因，因晶圓廠具備提供晶片之能力，相較專業封測廠具產業鏈優勢。
圖十四、終端產品推動封裝技術進化
先進封裝技術中，大多具備晶片整合能力，如目前不論是量或產值最大的覆晶封裝技術，或是發展快速之扇出型及2.5D/3D封裝技術等，其2015至2021年之產值年複合成長率分別高達49%及43%。相對之下，覆晶封裝之5%年複合成長率確實遜色許多，此亦反應覆晶封裝之載板不論在整合度，亦或在價格上都存在著技術瓶頸，因此對高頻寬及高速運算需求之電子產品帶動扇出型封裝，甚至更高階之2.5D/3D封裝需求興起。
覆晶封裝(Flip Chip)技術起源於1960年代，最早是IBM在大型主機上研發出之覆晶技術，而扇出型封裝技術主要源於星科金朋在2008年與意法半導體(STMicroelectronics)、英飛凌(Infineon)協議在英飛凌第一代嵌入式晶圓級球閘陣列(Wafer-Level Ball Grid Array；eWLB)技術基礎上，共同合作開發新一代的 eWLB技術，開發時程及設備機台落差導致扇出型封裝之發展落後覆晶封裝許久，而覆晶封裝主要使用的設備之一是面板級載板製程，亦即其繞線層是載板製程，目前已可融合單一或多晶片以覆晶或打線方式整合在載板上，但載板之線寬線距在10/10 μm以下之製程受挑戰。另一方面，扇出型封裝發展時程雖較覆晶封裝短，但因其製程主要以晶圓級封裝設備進行，其繞線層主要是薄膜(Thin film)製程，因此具發展高密度線寬線距(Line/Space<8/8 μm)製程之優勢，唯目前主要仍以單一晶片扇出型封裝(Single die fan-out)為主，在以扇出型封裝進行多晶片整合製程仍備受重佈線層(RDL)良率挑戰。
圖十六、覆晶封裝與扇出型封裝之比較
現今之覆晶封裝技術較扇出型封裝技術成熟，許多覆晶封裝面積大於15*15mm2以上，同時搭配上百個I/O數，而具備晶片整合之覆晶BGA封裝(FCBGA)更是大於 55*55mm2 以上，同時 I/O數大於3,000個以上。扇出型封裝目前則主要仍以單一晶片封裝為主，封裝面積小於 15*15mm2，同時I/O數小於1,500個，主要以手機通訊等相關應用為主......以上為部分節錄資料，完整內容請見下方附檔。
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