感光性高分子在先進構裝之應用與發展趨勢(上)：材料世界網

因手機通訊產品與消費性電子朝向輕薄短小的發展趨勢，使得晶片設計越趨複雜與微小化，隨著半導體製程技術能力不斷向上提升，半導體晶片的功能日益強大，以致半導體晶片訊號的傳輸量逐漸增加，過去以導線架（Lead-Frame）的封裝形式已逐漸無法滿足市場的需求，因此半導體封裝方式與技術也同步跟著世代交替發展。

由低階的DIP（Dual In-Line Package）、SOP（Small Out-Line Package）、TSOP等逐漸走向以IC載板的閘球陣列（BGA）、覆晶（Flip Chip; FBGA）、晶圓尺寸封裝（WLCSP）、系統晶片封裝（System in Package; SIP），乃至於3D封裝等高階型態封裝，這些都是為了滿足終端應用市場的需求。隨著半導體封裝技術不斷創新發展，其中關鍵零組件材料機能性感光高分子材料的發展趨勢亦是如此。在高性能及環保的訴求下，鹼性水溶液顯影與低溫的製程條件，低介電、低吸濕、低應力等材料特性都是機能性感光高分子材料的發展方向。

機能性感光高分子材料介紹
1. 感光性聚亞醯胺
聚亞醯胺（Polyimide; PI）是一種含有亞醯胺基的有機高分子材料。由於具有優異的熱安定性及良好的機械、電氣及化學性質，聚亞醯胺一直是高性能高分子材料的首選。在對材料要求嚴格的 IC工業上，聚亞醯胺被用於鈍化膜（Passivation Coating）、應力緩衝膜（Stress Buffer Coating）、α粒子遮蔽膜（α-particle Barrier）、乾式蝕刻防護罩（Dry-etch Mask）、微機電（Micromachines）和層間絕緣膜（Interlayer Dielectrics）等方面，其他新的用途正陸續開發中。目前在這些應用上，以保護IC元件的塗膜（Coating）佔最大部分，主要原因是 PI 材料可通過 IC元件可靠性（Reliability）的測試。

PSPI 則在半導體封裝的演進中（圖二），扮演關鍵材料的角色，從 TSOP 中的應力緩衝層（Stress Buffer Coating）到 WLP 中的重分佈層（Redistribution Layer; RDL），因為 Molding Compound 中都含有大量無機填充物（Filler），為避免 Molding Compound 在加熱收縮時所產生的內應力過大，傷害到元件本身，因而利用感光型Polyimide來形成應力緩衝層保護晶片，一般應力緩衝層材料特性需求為 Elastic Modulus在 2~4 GPa、Yield Strain 5~10%、Tensile Failure Strain > 25%，此外需具有良好的熱安定性以及與基材和 Molding Compound 之間良好的接著性。

圖二、半導體封裝結構演進圖

圖三為晶圓封裝（Wafer Level Package;WLP）的截面圖，由於原始設計上考量或為了打線的容易性，一般晶圓上晶片的 I/O 焊墊呈環狀分佈在晶片邊緣四周。為了解決此現象，架構在基本凸塊製程的線路重佈技術（RDL）即被應用在晶圓上，其最大目的就是為了重建 I/O 的分佈，使其達到縮小封裝尺寸的要求，RDL 技術主要包含薄膜化金屬導線與有機鈍化層的重佈兩個製程步驟。

Polyimide 優異的介電性質十分適合應用於單層或雙層接腳墊板的重新分佈，它是藉由感光型 Polyimide 將傳統位於晶粒四周的銲墊重新調整安排到整個晶粒的區域（Area Array Bond Pads），再於銲墊上長凸塊（Bumps）做為與外界訊號連接之用，其製程（圖四），在晶圓上塗佈感光型高分子介電材料，目的在增加鈍化層（Passivation）的強度，因為若無鈍化層有針孔存在的話，將使後續的繞線金屬與底層產生短路現象。

表一為日本東麗公司最新發表 LT 系列 PSPI 的物性表，該公司宣稱200˚C以下低溫硬化且低殘存應力，只有 13 MPa，硬化溫度可以降低至 170˚C，其物性與 250˚C硬化的差異不大，圖五為其低殘存應力 Polyimide 結構設計概念，採雙管齊下的方式，其一導入柔軟鍊段於 PI 主結構中，使整體的 PI 分子具有較低的 Modulus，進而在硬化製程中有較低的殘存應力……以上內容為重點摘錄，如欲詳全文請見原文。

圖五、低殘存應力 Polyimide結構設計概念