林雨德 / 工研院電光所
關於 IEDM 研討會
IEEE International Electron Devices Meeting( IEDM)是全球固態電子元件領域的最高殿堂，也是台灣半導體學界與研究界每年的指標性盛會。筆者主要研究領域為鐵電記憶體(Ferroelectric Memory)。在此，希望透過自身的研究經驗，描繪 IEDM 研討會的樣貌。
台積電技術精進與封裝發展趨勢
台積電在FinFET的改進上，展現卓越的性能提升與良率維持。N3E製程中已應用FinFlex(1-Fin)與NanoFlex 技術，而未來的發展藍圖則涵蓋NSFET(Nano Sheet FET)與CFET(Complementary FET)。此外，隨著封裝技術的演進，台積電在背部供電(Backside Power Rail)系統中展示 2 nm 製程的應用圖。而CFET的發展仍處於初步階段，需待Nano Sheet技術穩定後，方能進一步構思其實際應用。圖四則展示IEDM研討會業界與學界關注的焦點—封裝技術微縮。隨著 CoWoS (Chip on Wafer on Substrate with Silicon Interposer)與 HBM (High Bandwidth Memory)技術的推進，NVIDIA已成功在……
圖四、台積電元件持續微縮，以及其未來的方向SoIC
鐵電元件發展趨勢
在探討鐵電記憶體之前，筆者先分析當前嵌入式記憶體(eNVM)的發展趨勢。台積電的eNVM技術已經涵蓋40 nm以下的製程技術，如圖五所示，RRAM 和MRAM均為主流選擇。根據文獻，MRAM和RRAM可分別微縮至16 nm 與12 nm，其中RRAM已經量產於40 nm、28 nm及22 nm範疇，主要應用於AIoT領域，逐步取代傳統eFlash產品。而MRAM則聚焦於工業與車用電子市場，22 nm和16 nm MRAM 已實現量產，並提供給客戶使用。隨著eNVM逐步擴展應用範圍，鐵電元件正逐步向其他應用領域轉型，以滿足市場需求。
從Intel、Samsung和Micron的策略來看，圖六簡要整理其發展方向。首先，Intel主要利用鐵電特性開發eDRAM，應用於L3/L4級別的快取記憶體(Cache)，以提升CPU運算效能，優化記憶體存取瓶頸(Memory Wall)。除了傳統1T1C架構，Intel亦提出1T4C設計，透過增加記憶體密度來提升儲存效率，並進行讀寫干擾測試。模擬結果顯示，提升記憶體密度確實具可行性。
圖六、技術藍圖發展 (左)Intel: 1TnC鐵電技術應用在embedded DRAM範疇；(中)Samsung: VNAMD微縮技術候選人MFIM-FET 鐵電極化層；(右)Micron: NVDRAM 雙層非揮發性的DRAM，使用高深寬比的鐵電層
Samsung則將鐵電記憶體納入Flash技術發展路線圖。由於垂直ONO-Flash在微縮過程中，缺陷位置會造成垂直方向的干擾，影響穩定性，因此MFIM-FET技術的出現能提升記憶體的多態(Multi-state)效能。然而，目前此技術的操作電壓範圍仍偏高(約15~28 V，相較於傳統Flash為8~15 V)。若能有效降低操作電壓，則有望突破NAND Flash的垂直微縮極限，超越現有238層 Flash堆疊的技術限制。
Micron則聚焦於將鐵電元件應用於DRAM架構，開發雙層堆疊1T1C+1T1C技術，並命名為NVDRAM (Non-Volatile DRAM)。該技術的深寬比例高達 20，可顯著降低DRAM揮發性問題。傳統DRAM需每20 ms進行一次回寫，而NVDRAM可減少回寫頻率，從而……
鐵電記憶體文章分享
接下來介紹IEDM研討會中的鐵電技術相關文章，如圖七，鐵電相關的元件占IEDM的論文比例逐年升高(從9.2%到13.3%)，顯現出其製程相容性、可微縮與容易應用的優勢。
圖九為東京大學其展出的測試結果。該研究運用精細的pulse-IV技術，在FeFET(鐵電場效應電晶體)中成功測得…以上為部分節錄資料，完整內容請見下方附檔。
圖九、FeFET測試，由東京大學提出Biased-DC + Pulse-IV測試較過去QSCV測試提供更令人信服的遲滯QV曲線，並能指出更可靠的model去解釋為何Hole Trapping遠比Electron Trapping影響更大