從2024 ICEP看國際半導體先進封裝技術：材料世界網

蕭志誠 / 工研院電光所

前言

ICEP 是日本最大的電子封裝國際會議，2024年有超過360 多名與會者，並舉辦 35 場技術會議。ICEP是由 JIEP、IEEE EPS 日本分會和 iMAPS 共同主辦。技術會議涵蓋廣泛的主題，包括先進封裝材料、設計、模擬、製造、高速互連技術、光電整合、熱管理和可靠性，提供一個強大的平台來展示技術和產品，有利於擴展客戶網路。筆者透過參與此次會議，瞭解全球最新的構裝技術趨勢和市場動態，與材料世界網讀友分享。

論文分享

1. Glass packaging for Emerging Applications in Advanced Communications and AI Madhavan Swaminathan, The Pennsylvania State University

Swaminathan教授主要說明選擇玻璃作為核心基板的原因，而與其他解決方案相比玻璃基板的優點，以及該領域的最新技術為何，此類材料有哪些可能的解決方案？本篇論文重點提到未來任何產品終究走向複雜的異質整合封裝技術，如圖一所示。玻璃基板具有優異的光學性能、化學穩定性、機械強度、平整度和尺寸穩定性以及熱性能，所以選用玻璃作為基板，如表一所示。而未來技術規格挑戰，走向高速高頻、多層細線路、高散熱及大面積封裝的目標。就個人看法，玻璃基板可降低先進封裝成本，台積電也有相似技術，封裝廠將能夠在一片基板上封裝更多尺寸更小的晶片。倘玻璃基板能成功商業化，成本和生產效率將有機會大大增加。

圖一、玻璃基板封裝整合技術

3. Development of the Waffle Wafer for Bumpless Via-Last Chip-On-Wafer (COW) Integration Shogo Okita, Panasonic

隨著半導體尺寸微縮趨勢，晶圓厚度越來越薄，對表面的要求也越來越高。晶圓翹曲或厚度變化過大，將導致晶圓破裂和後續製程的偏差，本論文由東工大、Murata及Panasonic共同合作發表，探討如何利用Panasonic電漿蝕刻技術製造出均勻厚度的Waffle Wafer(圖三)，用於內埋薄型電容，目的在於微縮體積及降低晶圓翹曲，以確保小晶片整合的COW加工。傳統的 COW 採用較厚的模封樹脂，由於 CTE 不匹配而導致晶圓翹曲，因而限制BEOL和晶圓多層堆疊等製程。據觀察，模封樹脂的總體積主要決定晶圓翹曲，而Waffle Wafer的使用有助於減少翹曲。採用固晶後的Waffle Wafer，模具厚度為 70 μm，與標準晶圓的使用相比，晶圓翹曲減少約 100 μm。對於Waffle Wafer的溝槽深度均勻性，即使具有相同體積的模具，當溝槽深度位於Waffle Wafer的外部區域時，估計出最低的翹曲。根據這些結果，使用Waffle Wafer適合減少COW製程中的翹曲，並且控制溝槽深度，可以進一步將翹曲最小化。

圖三、 waffle wafer蝕刻成型技術

4. Possible Solutions to Challenges of Wafer Bonding Technologies for Future Electronic Devices Bumki Moon, Samsung

Samsung的Bumki Moon發表的重點在WOW Hybrid Bond，因DRAM或Logic Hybrid Bond尚處於R&D階段，欲達到低溫接合，介電材料層與金屬層在經過化學拋光研磨後造成的高度差異將會是關鍵。研磨液與研磨參數的選擇是導致不同厚度的主因，厚度差越小，便可於較低溫度使銅表面接觸並開始進行接合。Bumki Moon建議WOW Hybrid Bond Surface Roughness < 0.5 nm，Particle Size < 1 μm (Contaminant-free)，Total BOW < 75 μm，Anneal Temp. Up to 400℃/2 hr or Less，此相關規格可做為研發參考數據，關鍵製程還是卡在CMP Pad、Slurry及晶圓表面處理，圖四為現階段晶片接合整合現況。

5. Development of Large-Scale Connections of Wafer-Level Face-to-Back Structure with Cu-Cu Hybrid Bonding Yukako Ikegami, Sony

Sony積極開發小於1 μm間距WOW Cu/SiO₂ Hybrid Bonding，目的在於更精進高階堆疊影像感測器像素功能，以收取更多的光線，捕捉更多的數據並將其轉化為高畫質實際的照片及影片，其接合結構如圖五所示。此技術重點在於Cu與SiO₂在CMP製程中以不同的速率被移除，一般是Cu研磨的比SiO₂低，SiO₂ 和Cu之間的熱膨脹係數也不同，因此必須精確控制該過程。因為Sony產品應用需要更小間距，因此提出相反的策略，將SiO₂研磨得比Cu更低 (0.5 nm～1 nm)，這需要更精確的CMP製程。為了開發Ultra Fine Pitch (<1 μm) WOW Cu/SiO₂ Hybrid Bonding，勢必在CMP製程必須著墨Pattern Ratio Design (Loading Effect Issues)、Pad、Slurry及製程最佳化。

7. Formation of 10m Pitch Sharp Micro-bump by Fusion Process of Imprint and Photolithography Kiyokazu Itoi, Panasonic

由於高速且大容量通訊的需求，對用於三維整合封裝的微間距覆晶晶片接合技術的需求不斷增加，晶片之間互連的微間距凸塊是關鍵技術之一。隨著電晶體變得更小，晶片將變得更加脆弱。傳統接合方法有焊錫短路、晶片損壞等問題。因此，作者新開發了10 μm微間距的微凸塊製程，如圖八所示，用於低應力接合和微凸塊應力釋放，此製程的特點是結合了壓印和黃光微影製程。圖九顯示應力模擬結果。施加在底部晶片的最大應力對於銅柱凸塊為789 MPa，對於錐形微凸塊為215 MPa，這表示應力可以減少約70%。此結果顯示可以減少對 ---以上為部分節錄資料，完整內容請見下方附檔。