李靜觀、丁祥恩、劉玟泓、張淑怡、鄭仁信、林育民、張道智 / 工研院電光所
本文首先探討目前內埋中介層基板(EIC)架構研究中相關的結構和電性分析，繼之評估以晶圓級扇形封裝技術製作含有多晶片的封裝內埋中介層基板結構。其中包含了晶片內埋、模封、矽中介層、暫時基板接合和重分布線路製作等關鍵技術，並具有良好的性能。結果表明可以成功製作內埋中介層基板，數據顯示晶片模組在電子應用中的可行性，電氣分析也顯示不同互連長度下的測量結果。這項新的封裝結構能以扇出封裝技術製作，也很容易組合不同功能的晶片來實現高性能。
【內文精選】
先進封裝技術發展
根據Yole Développement最新的資料，2020~2026年先進封裝市場年複合成長率約為7.9%。其中，2.5D/3D堆疊晶片、內埋式晶片封裝(Embedded Die; ED)和扇出型封裝(Fan-Out; FO)是成長最快的技術。2.5D/3D封裝技術是先進封裝的開發核心，提升互連密度和採用Chiplet設計是目前驅動先進封裝技術發展的主要路徑。儘管目前已經有一些企業成功實現了3D Chiplet設計，但可以預見的是，在先進封裝的開發過程中，仍有很多待克服的挑戰。由於物聯網、大數據和穿戴式裝置，更重視產品本身的性能、功耗、成本、小型化，所以會優先選擇SiP、2.5D封裝；手機、車載應用產品需要大量運算力，產品也要考慮可短時間上市，這類產品具有高密度的再分布層(Redistribution Layer; RDL)與FOWLP是主流；人工智慧、HPC需要高效能，2.5D/3D IC技術更為適合。
於封裝領域，台積電主要以大尺寸的高性能晶圓級封裝2.5D CoWoS為起點，異質整合面積超過2,400 mm2，功能包含邏輯電路、射頻電路及記憶體產品。而未來，台積電先進封裝技術演進主力將集中在3DFabric。3DFabric包括前端TSMC-SoIC (系統整合晶片)，以及後端CoWoS (Chip Last)和InFo (Chip First)系列封裝技術，主要將高密度互連晶片整合到同一個封裝模組中，進而提高頻寬、縮短延遲和增加電源效率。將SoC進行3D整合，使以前用基板或者導線連接的焊點接點製程，演進到使用晶圓等級的金屬–金屬與介電材料–介電材料直接連接，並提高連接密度及性能。
工研院內埋中介層基板異質整合封裝技術
本文主要介紹工研院電子與光電系統研究所開發的一種內埋中介層基板(Embedded Interposer Carrier; EIC)異質整合封裝技術。我們利用晶圓級扇出型封裝技術製作此基板架構。晶圓級扇出型封裝技術是一種具有獨特材料特性的新型異質整合技術，在環氧樹脂模封塑料(EMC)內埋晶片於晶圓基板後，於晶圓表面製造高密度的重分布線路和焊球生產重新建構的晶圓。這些由晶圓級扇出型封裝技術生產的晶圓，切下後的模塊可以直接組裝到有機載板(BT)或電路板上。我們開發之內埋中介層基板封裝架構如圖三，此內埋中介層基板架構具有矽中介層與多個晶片內埋於有機模封材料內，加上正反面的接點與線路製作，形成一個可承載高性能晶片的新型基板，且內埋式中介層具有高密線路和高頻寬，讓整體封裝厚度更薄，有利於降低熱阻、提高散熱效率。
圖三、工研院開發之內埋中介層基板封裝架構示意圖
這個內埋式中介層基板的製作流程如圖四所示，為一個晶片先行(Die First)的製作流程。首先，在玻璃晶圓基板上塗佈可解離層，並製作組裝晶片用的對準點。然後將兩個背後具有黏合層類似雙面膠帶(即Die Attached Film; DAF)的矽中介層貼在玻璃基板上，兩個矽中介層的尺寸分別為21毫米 × 14 毫米和3.2毫米 × 4.5毫米。在將黏合層材料烘烤固化之後，進行晶圓模封製程和研磨/拋光製程，暴露出中介層上面作為接點的銅金屬表面，並進行表面處理。之後將兩個相同尺寸為9毫米 × 9毫米和一個3.2毫米 × 4.5毫米尺寸共三顆晶片，分別組裝到這個露出金屬接點之內埋矽中介層的晶圓上，並使用於底部填充膠材將接點周圍填滿，然後進行晶圓模封和研磨減薄，增加晶圓的平整性。為了讓兩個中介層之間互連，晶圓的背面需要製作重布線路。我們將這個晶圓暫時接合到第二個晶圓上，並分離第一個臨時玻璃基板。隨後進行研磨以減薄並暴露中介層中的導通孔，將裡面具有的銅金屬作為線路導通，進行重新分布連接層線路製作，整體封裝尺寸為25毫米 × 25毫米---以上為部分節錄資料，完整內容請見下方附檔。
圖四、晶片先行內埋中介層基板結構的製作流程
★本文節錄自《工業材料雜誌》433期，更多資料請見下方附檔。