3D IC封裝簡介(下)

 

刊登日期:2015/10/5
  • 字級

不論是以晶片或是晶圓製作真正的 3D IC 堆疊,都需要克服含類似半導體技術的封裝製程成本遠高於打線封裝( Wire Bond )成本的問題。最近在封裝產業常聽到的 CoWoS( Chip-on-Wafer-on-Substrate )封裝技術是屬於 2.5D IC 封裝技術,其中的Wafer 指的是矽中介層,這個技術是希望可以解決先進處理器和記憶體之間 I/O數量和頻寬的問題。

但以製造成本和產品良率考量,目前封裝技術朝向另一個 Fan-Out WLP( Wafer Level Package )發展。由於傳統的 WLP 多採用 Fan-In 型態,應用於低接腳 (Pin)數的 IC,隨著半導體技術的進步,IC訊號輸出接腳數目增加,Fan-In型態的封裝已不夠使用,於是 2006年英飛凌 ( Infineon ) 提出 Fan-Out WLP 的封裝技術。Fan-In 接腳分佈的位置只有晶片的面積;Fan-Out 接腳分佈的位置則大於晶片面積,所以可容納的接腳數目會多於 Fan-In 型態。甚至也會有二個或是二個以上的晶片用 Fan-Out WLP 技術封裝在一起。例如 Amkor 延伸了 Fan-Out 的技術,提出 SWIFT ( Silicon Wafer Integrated Fan-Out Technology ) 封裝。

3D IC TSV 可能還要再等等,但無論如何總要有一項封裝技術是可以繼續支援不斷往前進步的半導體技術,FOWLP 除了很多廠商已積極朝這個方向發展外,Yole也預測 FOWLP,是這段等待 3D IC TSV 量產前最有機會暫代的技術。


★相關閱讀:3D IC封裝簡介(上)


分享
為此篇文章評分

相關廠商