高深寬比矽穿孔阻障層與晶種層沈積技術

刊登日期:2015/9/5
  • 字級

TSV的製作往小孔徑、高深寬比的形態發展將是必然的趨勢,然而此一趨勢對於用來沈積阻障層及晶種層的物理氣相沈積技術來說,卻是一項極嚴苛的挑戰。因為物理氣相沈積的低階梯覆蓋率將會導致TSV底部沒有沈積出現,因而無法順利完成接續之銅電鍍製程,建立完整之銅導線。溼式無電鍍製程是一種低成本的製程技術,透過改善在TSV內的質量傳送,將可以建立高階梯覆蓋、且適型連續之阻障層及晶種層,使得高深寬比TSV金屬化製程得以順利實現。本文將說明TSV未來的發展趨勢,解釋現行技術之困境,並介紹溼式金屬化製程的發展。

3D IC上的矽穿孔
隨著晶片上單位面積的電晶體及接線數目不斷增加,半導體製程技術由微米製程微縮至奈米製程。但至32奈米製程,由於技術變得複雜、成本提高及損壞風險增加,使得半導體的設計思考,由平面(2D)轉換至立體(3D),於是開始發展晶片堆疊技術,製作所謂的三維堆疊式晶片,簡稱為3D IC。一片一片設計完成的矽晶片,堆疊整合成為一立體晶片,而上下堆疊的晶片間電力與訊號傳輸則是透過許多垂直晶圓的導電孔進行,這些導電孔稱之為矽穿孔(Through Silicon Via; TSV)。根據GIA 2015年最新市場研究報告的評估,全球3D TSV元件的市場,到2020年可達679億美元。市場預測看似樂觀,但檢視3D IC的發展時程,預計開始量產的時間不斷被延後,其中關鍵在於製作成本。由於3D IC步驟繁複,且多次使用真空製程,使得製作成本一直居高不下。


圖一、矽穿孔電極技術流程

矽穿孔的發展趨勢
根據ITRS對於TSV的發展預測,在2012~2014年期間,TSV的最小孔徑落在8~16 μm的範圍,而深寬比則是落在5:1~10:1的範圍,到了2015~2018年,最小孔徑範圍將會落在4~8 μm,而深寬比則是落在10:1~20:1的範圍,如表一。整個發展趨勢是朝向製作小孔徑、高深寬比的方向前進。小孔徑高深寬比的結構可以滿足高密度之構裝需求,根據推算,將TSV的高深寬比由10:1提升至20:1,相對應須配合的TSV周遭面積(Area Penalty)將會由1.2%減少至0.3%,如此將會大幅增加矽晶圓上的可利用面積。

TSV內阻障層與晶種層的製作
近年來,工研院材化所發展出一套低成本、適合高深寬比(AR>12)之深孔金屬鍍層沉積技術。這套技術顯著降低TSV內因反應物質補充緩慢而造成的厚薄不均現象。如圖七所示,TSV內沉積出的絕緣層及晶種層能夠保持50%以上的階梯覆蓋率,且具備極佳的適型能力,但卻是一項繁複的製造流程,因此在成本上必須夠低才能有競爭力,這也是目前影響3D IC進入量產的最大絆腳石。溼式TSV金屬化製程在實際運作上具有低成本的優勢,可解決3D IC的部分困境。根據Alchimer公司估算的結果,全濕式TSV製程相對於現有PVD製程,可以省下將近50 ........以上為部分節錄資料,完整內容請見下方附檔。


圖七、工研院材化所發展低成本、適合高深寬比(AR>12)之深孔金屬鍍層沉積技術

作者:李文錦/工研院材化所
★本文節錄自「工業材料雜誌」345期,更多資料請見下方附檔。


分享
為此篇文章評分

相關廠商