半導體產業和現代人的生活息息相關，隨著電晶體越來越多，尺寸越來越小，連結電晶體的線路也越來越密。台積電的製程由40nm 一路縮小到32nm ，甚至進入22 nm 的技術，正是為了因應這股潮流。但是，半導體製程技術已面臨微縮極限，若要超越22nm 的技術，現階段的材料和技術已經不敷使用。因此，在國際半導體技術藍圖(International Technology Roadmap for Semiconductors; ITRS)中， 22nm 以下的製程已納入了奈米壓印(Nanoimprinting)技術，值得注意的是，在16 nm 以下，定向自組裝(Directed Self-assembly; DSA)亦成為具潛力之候選技術之一。
奈米壓印技術
奈米壓印(Nanoimprint Lithography; NIL)是一可快速且價格合理達到製作 100 nm 以下線寬圖形的方法，結合Roll-to-Roll 製程，奈米壓印未來有大量生產小尺度圖形的高度可能性。自Stephen Y Chou 於1995 年證明可利用奈米熱壓(Hot Embossing)聚合物PMMA 製作出小於25 nm 尺寸的結構後，在1997 年更成功將奈米壓印的尺度縮小到小於10 nm。繼SY Chou 之後，CG Willson也提出Step and Flash Imprint Lithography (SFIL)，承繼奈米壓印的概念將熱壓材料改為UV 硬化光阻，模具則使用透明透光模具，壓印步驟可在室溫下完成，對於製作IC 半導體產業與電子產業的元件有極大的吸引力。
SY Chou 提出的奈米壓印方法最基本的概念是在一基板上塗上一層聚合物，通常將溫度升至Tg 點以上，使聚合物具流動性，利用有圖形的模具施壓於聚合物上，冷卻後脫膜，使壓印圖形留在聚合物表面，以濕蝕刻或乾蝕刻將壓印留在基板底部的殘留層移除，而得到定義的圖形，最後再蝕刻基板並移除聚合物得到圖案化的基板。
S-FIL 是在基板上先塗佈一層有機轉置層(Transfer Layer)，上層塗佈一有機含矽低黏度UV 光可硬化的流動性材料，使用透明模具讓光可以透過，使材料硬化、脫膜，再蝕刻至基板。S-FIL 製作20 nm 線寬已是可行技術，即使在模具重複使用1,500 次的40 nm 線寬之壓印結果，仍具相當好的穩定性。S-FIL 已是未來IC 產業生產研究的重點技術。
由於奈米壓印與傳統Lithography 技術不同，所以不受目前半導體製程的光繞射與帶電粒子散射的解析度因素所限制，但做到小尺度線寬仍有自身的挑戰，其中，奈米壓印製程中不可缺少的就是模具與壓印材料，如何製作具有小尺度奈米等級圖案的模具便是研究課題之一。奈米壓印模具的功能與光微影蝕刻(Photolithography)中的光罩(Mask)類似，但因壓印用途，需考慮到模具的材料特性，包括硬度、熱膨脹係數、與傳統微米級製程的相容性，以及可重複使用的性質。
圖六、利用壓印與DRIE 製作高深寬比模具流程
除了普遍正面結構微影蝕刻製作出小尺度奈米結構模具外，也可利用側向鍍膜來做出小尺度結構之模具， SY Chou 團隊發表了製作寬度Sub-20 nm 、長度大於1.5cm的奈米微流道。圖八為製作單根窄長且寬度均一的微流道模具步驟：先在Si (110)層上熱氧化形成SiO2 ，以光蝕刻微影與RIE 定義出大片方形SiO2 圖形，且邊緣為{111} 結晶軸，以SiO2 圖形當作擋罩，做非等向性蝕刻Si ，之後移除SiO2 擋罩，用均勻等向的LPCVD 在結構上鍍上一層SixNy後，再用CHF3/O2 RIE 將平台上的SixNy 去除，但留下側壁的SixNy ，最後將Si (110)也移除，留下單獨SixNy突出的牆面結構，線寬為17 nm 的模具，再將其壓印後，就是公分長度的奈米微流道。
圖八、（上）製作單根窄長且寬度均一的微流道模具步驟；（下）奈米微流道模具與製作出的微流道之SEM 圖
J Sakamoto 團隊也提出了一個類似的概念，利用傳統光刻與RIE 先製作出寬0.15 µm 、高1.1 µm 的Si 結構，再將其表面氧化控制長出一層約20 nm 厚的SiO2 ，在低壓下用CHF3 Plasma 蝕刻SiO2層，由於垂直方向蝕刻速度會大於側向平行蝕刻速度，所以控制蝕刻條件可以得到保留側壁的SiO2 層，再塗上一層光阻將階梯結構上端與溝槽覆蓋，使用O2 Plasma 蝕刻去除階梯結構上端光阻， Ar/SF56 Plasma 蝕刻再去除階梯結構突出部分……以上內容為重點摘錄，如欲詳全文請見原文
作者：高依琳 、劉怡君/工研院材化所