3D IC相關材料介紹(上)：材料世界網

3D IC顧名思義乃是將晶片立體堆疊化的整合模式，其最大特點在於可將不同功能、性質或基板的晶片，各自採用最合適的製程分別製作後，再利用矽穿孔(Through-Si Via, TSV)技術進行立體堆疊整合，以有效縮短金屬導線長度及連線電阻，進而減少晶片面積，其具有小體積、高整合度、高效率、低耗電量及成本之優勢，同時符合數位電子輕薄短小發展趨勢要求，因此3D IC技術可望在即將來臨的下個十年，成為下一波的封裝技術新趨勢。

3D IC主要應用產品與技術發展
材料與設備在半導體技術發展的趨勢上，始終扮演著重要且關鍵的角色，其開發的時程深切影響該技術正式推到市場應用的時機，設備成本可以隨著時間來攤提，然而材料成本支出卻是永遠存在，因此了解3D IC相關材料特性需求，有助於其製程技術的發展，筆者將從材料的觀點出發，針對上述3D IC與傳統IC製程差異部分的材料需求做一介紹與分析。

比較3D IC與傳統IC製程的差異（圖一），可知3D IC的製程著重在三大部分：(1)TSV通道的形成(Via Forming)與導電金屬的填入(Via Filling)；(2)晶圓薄化製程；(3)晶片的堆疊與結合(Bonding)。填充孔洞(Via Filling)為占3D IC製程成本比例最重之項目，為總體成本比的41%；Bonding 所占成本比重次之，為33%，而這同時也是3D IC製程上最耗時且花費最貴的瓶頸，未來在Via Filling及Bonding材料、設備技術上的開發和突破，將是3D IC能否降低成本的關鍵因素。

1. TSV製程
TSV是在晶圓上以蝕刻或雷射的方式鑽孔(Via)，再將導電材料如銅、多晶矽、鎢等填入Via，形成導電的通道（即內部接合線路），最後則將晶圓或晶粒薄化再加以堆疊、結合，而成為3D IC。目前將TSV依製程的先後順序可分為先鑽孔(Via First)與後鑽孔(Via Last)兩大類；其中Via First製程又可分為CMOS前(Before CMOS)與CMOS後兩類。
此類製程的Via Forming不論是Before CMOS製程或After CMOS製程，均需要透過黃光顯影與蝕刻步驟形成Via，Via孔徑(Diameter)多在20 μm以下，受限目前技術，孔徑一般最小僅能做到2~5 μm，技術發展持續朝1 μm的孔徑邁進，但相較於CMOS 製程線寬，仍然屬於相對不精細；而Via深度則在50~200 μm不等，深寬較CMOS製程為大。目前製程是使用光阻與深反應離子蝕刻技術為主，光阻有液態與乾膜光阻兩種，依其光化學反應機制，可分為正型與負型。表二為正、負型光阻的性能比較，正型光阻的定義為曝光區會被顯影液洗掉，而負型則為相反，未曝光區被顯影液洗掉。而TSV製程中Via Forming 的深度則在50~200 μm 不等，正型光阻的感度較差，如果太厚，容易有顯影不完全的情形發生，造成光阻的殘留。

圖二、TSV 製程成本分析

3D IC填充孔洞的主要方式是銅填充，而在這之前需要先上一層介電絕緣層與種子層(Seed Layer)如圖七所示，其中介電絕緣層厚度約0.2~1.5 μm，其可以是有機的高分子材料或無機的Silicon Nitride (Si3N4)，Seed Layer以MOCVD (Metal Oxide Chemical Vapor Deposition)製程，將Cu、Ru、Co等金屬蒸鍍在孔洞上，厚度約0.1~0.3 μm。銅填充需要的材料為銅電鍍液(Copper Electroplating)，圖八為影響銅填充製程的因素，相關之化學添加劑(Additives)包括平整劑(Leveler)、促進劑(Suppressor)及加速劑(Accelerator)，其中材料配方的比例及如何減少空洞的產生是材料廠商技術所在，加入不同比例的Leveler、Suppressor及Accelerator，孔洞填充的結果也不一樣，圖九為有無添加流平劑結果比較，左圖為有添加流平劑。在理想的情況下，被電鍍銅完全填充的通孔應是無空洞，並儘可能減少殘留銅，有利於後段CMP 的製程時間縮短…以上內容為重點摘錄，如欲詳細全文請見原文。

圖七、Via Seed Layer