每十八個月晶片的效能會增加一倍，這是半導體著名的Morre定律，主要依賴的是Gate length的縮短來增加訊號傳輸速度。然而在深次微米的世代，RC延遲變成主要控制晶片運算速度的因子後，如何降低RC的延遲變成非常重要的研發工作。目前除了銅導線與Low k材料的導入外，另一受矚目的方法即是三維電路的連接方式，經過適當的設計可以大幅的縮短連接線的長度而增加晶片的效能，如圖一所示。在三維的電路設計中，雷射矽垂直導通孔(Through Silicon Via；TSV)是非常重要的關鍵技術之一，對於具有低腳數與較大間距的元件而言，雷射鑽孔的確具有成本上的相當優勢可以善加利用。
圖一 二維與三維元件間之金屬導線佈局示意圖
晶圓級(wafer level)三維晶粒堆疊技術的優勢
廣義來看晶粒堆疊技術有下列三大類：package level、wafer level與true 3D-IC (device level)，如圖二所示。其中true 3D-IC的技術門檻最高，然而其可能達到的效能也最佳，它主要是利用半導體的相關技術將主動元件一層一層往上製作堆疊，同時將必要的層間內連線作預先的設計與佈局。目前此項技術發展仍相當先進，如何將第二層以後陸續沈積的主動元件製作的與第一層的元件一樣有相同的效能表現是一項很大的挑戰，良率也是很重要的考量因素。至於第一種package level的晶粒堆疊技術在目前已經被廣泛地應用於手機的晶片堆疊，利用傳統的金屬打線方式將被堆疊的晶粒分別與底層電路板（interposer）連接，即可完成電路與電源訊號的外引，而其中的主要關鍵技術在於薄化晶圓的技術突破與墊片（spacer）的應用。由於越多層晶粒的堆疊使得打線的複雜性與難度大幅地增加；另外，打線的寄生效應也影響其電性效能的表現，且其構裝尺寸面積也不是三維晶粒堆疊技術的理想目標，因此大家意欲對下一世代之構裝進行開發。第二種wafer level的堆疊技術其技術難度介於Package level與true 3D-IC之間，而其電性效能的表現也是居中。然而以構裝技術的演進來看，在未來它將會緊接著Package level的晶片堆疊技術慢慢出現於可攜式電子產品的應用上，主要的原因是它具有下列幾個技術優勢：(1)它與True 3D-IC堆疊技術具有接近的元件密度，然而其技術困難度較低、異質基板整合能力比較強；(2)由於電性連接路徑短，它的電性效能比Package level的方式優異；(3)為了解決known good die的問題，它可以很彈性的選擇die to die、die to wafer或wafer to wafer的堆疊方式。因此，wafer level的堆疊技術是目前全世界最多單位投入研發的領域。
圖二 Package level、Wafer level與True 3D-IC結構示意圖
資料來源：Marco / Modified by EOL/ITRI
晶圓級(wafer level)三維晶粒堆疊的關鍵技術
Wafer level晶粒堆疊方式是以晶圓先各自獨立完成特有之二維電路圖案後（各自平行製作），再利用wafer to wafer、die to wafer或die to die接合方式完成上下層晶粒間之電性垂直連通。在這種晶粒堆疊的製作方法中，有下列幾項關鍵技術需要發展，如圖三所示。第一：晶圓薄化技術（wafer thinning），第二：垂直微導通孔連接形成技術（through silicon via），第三：晶粒層與層之間的對位堆疊與低溫接合技術（alignment, low temperature bonding）。由此示意圖可知，晶粒垂直導通孔的形成技術為重要之關鍵技術項目之一，目前文獻中有關矽晶圓形成垂直導通孔的技術大致上可區分為濕蝕刻（wet etching）、乾蝕刻（dry etching）或雷射（laser）等方式。由於雷射成孔具有下列幾項優點。(1)雷射只需一個製程步驟即可完成晶圓之微導通孔製作，不像濕蝕刻或乾蝕刻除了蝕刻製程步驟外，尚須搭配光阻的黃光製程步驟才能形成矽晶圓之導通孔製作；(2)設備與操作人員的成本較低及空間的利用性較高；(3)可直接將所需要的圖案檔利用CAD軟體轉入雷射機台即可，因此不需要光罩的製作。另外由於圖案變更設計彈性高與速度快，對於產品的可行性研究與雛形製作相當適合，不像光罩變更設計需要負擔較高的變更成本。因此，本文將著重於探討雷射應用於三維晶粒堆疊之矽晶圓鑽孔形成技術的初步可行性評估。
圖三 晶圓級晶粒堆疊之關鍵技術示意圖 (資料來源：RPI)
國外廠商之產品應用
Samsung
韓國大廠Samsung於2006年發表一晶片堆疊之記憶體模組，總記憶體容量為16G b，如圖四所示，它由八顆2Gb的NAND晶片所堆疊而成。由於利用TSV的技術完成晶粒間之電性垂直連接導通，因此與Package level之打線堆疊技術（MCP）相比，構裝面積可以進一步縮小15%，而整體構裝的厚度更降低了30%。另外，由於電性連接路徑的縮短而降低電阻，也使得電性的效能增加約30%。以上的特性相當符合今日可攜式電子產品對於輕薄短小的大眾市場需求。在發表的文章中特別指出，此堆疊模組之TSV係利用雷射鑽孔技術所完成，而非使用傳統的乾蝕刻製程方式，因而避免了黃光的相關製程步驟且減少了TSV的製程時間，因此可以大幅地降低產品的製造成本。
圖四 Samsung利用八顆2Gb NAND晶片所堆疊之記憶體模組
Toshiba
日本Toshiba公司於2006年ECTC亦發表了一顆影像感測器的構裝技術，如圖五所示。其中為了將影像感測器的電性從正面外引至晶背，他們使用了TSV的技術，而形成TSV的關鍵技術就是利用了雷射鑽孔來達成。而主要的考量因素當然也是因為以雷射鑽孔為基礎的TSV形成技術具有低製造成本的優勢。TSV的整個製程步驟如圖六所示：首先(a)利用膠材將透光玻璃與影像感測晶圓接合，(b)接著將影像感測晶圓從晶背薄化，(c)利用雷射設備於影像感測晶圓之背面對矽晶圓鑽孔，(d)使用印刷電路板常用之壓合機將高分子絕緣材料壓合填入TSV內，(e)再利用雷射設備對TSV內之高分子絕緣材料進行第二次的鑽孔，(f)最後再利用無電鍍與電鍍沈積金屬銅之方式完成整個TSV的製作。
圖五 Toshiba應用雷射鑽孔技術於影像感測器之構裝結構
圖六 Toshiba影像感測器構裝架構之TSV製造流程
★詳內文：https://www.materialsnet.com.tw/DocView.aspx?id=6356