鄭志龍／工研院材化所
最近幾年全球的半導體技術論壇、各研討會幾乎都脫離不了討論扇出型封裝(FOWLP)這項議題。從半導體封裝技術發展趨勢可以發現，新的製程需要仰賴新材料技術，而國內半導體封裝產業獨漏材料這一區塊，封裝材料完全仰賴進口，國內幾乎沒有生產。文中所介紹的FOWLP封裝所需的RDL用圖案化介電材，在未來5G領域中，為異質晶片整合技術的關鍵材料，目前國際大廠均朝向發展高性能圖案化介電材。其需具備高解析、高延伸率與低介電等高性能特性，以提升模組的效能與縮裝，俾因應未來模組化設計端採用AiP封裝技術之需求。
【內文精選】
前 言
由於半導體微縮(Scaling)技術的進展，使得晶片尺寸持續縮小，後段WLP之大尺寸錫球，再也無法容納於晶片的面積之內（圖一所示）。另外晶片功能變強，I/O點數增加，Fan-In WLP構裝面臨更多困難。如果將I/O接點或錫球尺寸縮小，雖然可使I/O點與錫球製作於晶片的面積之內，但受限於終端PCB的組裝基礎與設計法則，目前仍未達到前段IC晶片製造之技術規格，因此扇出型封裝(FOWLP)的技術應運而生，填補了這個技術缺口。
圖一、半導體微縮(Scaling)技術的進展
近年來，全球主要封裝測試廠均紛紛投入扇出型封裝技術，蘋果公司iPhone應用處理器引擎(APE)成功驗證了台積電的集成扇出疊層封裝(InFO-PoP)平台，是讓業界認識高密度扇出型封裝的機遇，並高度被認可其良好的市場前景。據Yole研究指出，2018至2024年先進封裝產業的整體營收年複合成長率(CAGR)呈現8%成長，其中，扇出型封裝技術則是成長最為快速的技術，成長率超過20%以上。如今，關於台積電和蘋果公司推出扇出型封裝的熱議期雖已經過去，然而，扇出型封裝依然是天線封裝(AiP)、高效能運算(HPC)、系統級封裝(SiP)等未來應用大趨勢廣受歡迎的選擇，扇出型晶圓級封裝的產能有望繼續擴大，其核心地位仍然穩固。
FOWLP製程技術
在晶圓的製程中，從半導體裸晶的端點上，拉出所需的電路到重分布層(RDL)，進而形成封裝，在晶片中的重分布層會因為縮短電路的長度，使得電氣信號大幅度地提高。相較於晶圓級晶片尺寸封裝(WLCSP)的半導體晶片面積和封裝面積，FOWLP技術下的晶片面積比原本封裝後面積小很多，因此，可以完成更多腳位設計，或是大大減少封裝後半導體晶片的面積，達到小型化晶片的需求。這使得原本需要數顆生產成本較高的直通矽晶穿孔(TSV)，進化到能將不同的組件透過封裝技術整合在一起、並且小型化的SiP封裝技術。而FOWLP技術大致可分兩個主要的製程類別；晶片優先/RDL其後的扇出和RDL優先/晶片其後的扇出封裝，兩種製程路徑中的RDL都需要圖案化介電材(Patterned DielectricMaterial)來進行重分布層製程，而RDL製程用的圖案化介電材更是整體FOWLP的關鍵材料。圖三為Amkor FOWLP封裝產品的截面圖，圖中Passivation 1 & 2即為圖案化介電材，其運用黃光微影方式形成RDL製程所需的開孔，並作為後續金屬化佈線的絕緣層。
圖三、Amkor FOWLP產品的截面圖
圖案化介電材種類與市場
Yole預估從2018~2024年圖案化介電材用於FOWLP的用量，從2018年的1.3萬公升到2024年的5.9萬公升，年複合成長率達29%。在圖案化介電材目前有FUJIFILM、JSR、Asahi Kasei、Shin-Etsu、Sumi-tomo、DOW、AGC、Toray、HD Micro-Systems、Nippon Kayaku等公司均有相關產品，其在2018年的銷售金額為1,200萬美元。其中Asahi Kasei、FUJIFILM、HD MicroSystems三家囊括90%以上的市場。
圖案化介電材技術發展現況
目前旭化成BL系列負型感光型P I由於具有優異的機械性質，可以通過嚴苛的Drop Impact與TCT等可靠度的測試，因而勝出。FOWLP其優勢在於可將不同功能的晶片整合在一起，為一系統級異質整合封裝，因此PSPI其所接觸的介面有金屬、Molding材料等不同介面的材料，各種材料彼此間應力的匹配就顯得很重要。旭化成藉著分子結構設計軟鏈段與剛硬段分子之間的平衡而達到低應力的目的，其降低硬化溫度的手法為導入低酸度的二胺單體(Low Acidity Amines)，從其測試的結果發現確實降低硬化溫度可以有效降低應力；目前很多感光的PI或PBO與銅介面之間的接著力都不佳，圖六為旭化成發表其BL系列負型PSPI與銅介面之間的接著力的提升方法，其藉由…以上為部分節錄資料，完整內容請見下方附檔。
★本文節錄自《工業材料雜誌》413期，更多資料請見下方附檔。