蕭志誠 / 工研院電光所
國際電子封裝會議暨混合鍵合研討會(International Conference on Electronics Packaging Joined with Hybrid Bonding Symposium)，是日本在電子封裝領域規模最大的國際學術會議。ICEP-HBS 2026匯聚全球產學研界的頂尖智慧，吸引超過900位跨國產業專家、學者與工程師齊聚一堂，大會共規劃 35場技術分組，並創紀錄發表逾280篇口頭與海報論文，技術重點全面聚焦於下世代晶片的核心技術：晶片混成接合、先進封裝與異質整合及系統最佳化。
【內文精選】
晶片混成接合(Hybrid Bonding)
在2026 ICEP之中，Adeia、imec、EVG、TEL、Sony及陽明交通大學(NYCU)皆聚焦於Hybrid Bonding技術之發展，顯示其已成為先進封裝與3D整合的核心關鍵。Hybrid Bonding主要透過Cu-Cu金屬直接鍵結與介電層（如SiO₂）同步接合，達到無凸塊(Bumpless)之超高密度互連，其間距已可縮小至1 μm以下，甚至朝數百奈米邁進，大幅提升訊號傳輸速度並降低功耗，特別適用於AI、HPC及高頻應用。
其中，Adeia與imec指出關鍵挑戰在於表面平坦度(CMP)、晶圓及實驗室潔淨度與Overlay對準精度，這些因素直接影響鍵合良率與電性表現。EVG則強調電漿活化(Plasma Activation)在提升界面鍵結能與降低接合溫度上的重要性，有助於減少熱應力並提升可靠度。TEL則從設備角度切入，提出整合式製程設備以支援高精度對準與高產能需求，加速Hybrid Bonding邁向量產(HVM)。Sony展示Hybrid Bonding於CMOS影像感測器(CIS)中之實際導入，成功提升畫素密度與訊號讀取速度，證明其商業可行性。陽明交通大學(NYCU)研究則聚焦於Cu/SiO₂界面之機械強度與長期可靠度，補足材料與物理層面的理解。
整體而言，Hybrid Bonding技術正從研發階段邁向成熟量產，並逐步解決對準精度、材料可靠度及製程整合等挑戰，成為未來異質整合與高效能運算系統不可或缺的關鍵技術。
1.Adeia
Adeia提出如何增加量產Hybrid Bonding良率之關鍵製程站別，針對「晶片對晶圓混成鍵合(Die-to-Wafer Hybrid Bonding)」提出三大技術重點：
▪ 平坦化控制：強調化學機械拋光(CMP)是關鍵，精準控制介電層平整度與銅凹陷(Cu Recess)，以確保鍵合品質與銅-銅擴散，如圖一。
▪ 表面清潔優化：評估兩種清潔方法，在不改變表面形貌下，顯著降低粒子計數與晶圓污染比例，如圖二。
▪ 量產良率提升(HVM)：聚焦於鍵合後的自動光學檢測(AOI)，以及結合AFM的高速形貌成像技術。
圖一、化學機械研磨
圖二、兩種晶圓清潔方法
論文分享
2.Driving Application Performance, Power and Cost by Mixing and Matching Semiconductor Technologies.
講者：Hiroshi Yamamoto (EVG)
異質整合(Heterogeneous Integration)透過混合不同半導體技術以優化效能、功耗與成本，並以Die-to-Wafer (D2W)與DP-D2W鍵結為核心製程。其流程包含晶粒貼附至載板、厚氧化層沉積、平坦化、TSV製作與支撐晶圓接合等步驟，具備製程彈性高、可與FEOL相容及維持高潔淨度等優勢。DP-D2W技術強調表面前處理與低溫鍵結/退火，確保界面品質與對位精度，並需控制顆粒污染與接觸完整性。應用面涵蓋影像感測器、µLED顯示、3D NAND、HBM與先進邏輯系統，支援<1 µm Pitch之高密度互連，並可依需求選擇Fusion或Hybrid Bonding技術，以達成高頻寬、低延遲之系統整合，如圖十二。
圖十二、Die-to-Wafer application
本技術展示Cu/SiO₂混合鍵結與D2W整合的發展潛力，在高密度互連與3D堆疊中具關鍵地位。其優勢在於低電阻、高可靠度與製程相容性佳，可支援先進記憶體與邏輯整合。然而製程對潔淨度、對位精度與應力控制要求極高，仍需持續優化以提升量產良率與成本效益，針對不同產品應用及技術規格要求，需選擇Hybrid或Fusion Bonding ---以上為部分節錄資料，完整內容請見下方附檔。