兼具超高性能與低成本特性之太陽電池與功率半導體新貼合技術(下)

刊登日期:2016/3/30
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材網編輯室/工研院材化所

用貼合技術取代TSV
3D IC 領域的入門磚可以稱得上是照相元件的應用,舉 SONY 為例,其將上下晶片貼合之後再利用 TSV 方式使其導電。但是現在除了利用 TSV 技術來製作之外,已經有了其他的技術選項。以往只能利用配線工程來製作的晶圓上之微細導孔(VIA),現在也展開了利用高精度的位置貼合,貼合 Pin Point 來進行照相元件的開發動作。在連接導電元件的同時,只要能夠確保每一個的位置精度,導電問題自然可以迎刃而解。
 
上述技術的研發單位就是 NHK 放送技術研究所(NHK技研)。其規劃於 2030 年就要達到裸眼立體影像的播放計畫。而為了達成此播放目標,就必須要具備遠高於 8K 影像的超高精細顯示器以及照相元件。因此若以現行畫素所讀取的方式,將會出現光亮不足,以及無法趕上訊號處理等問題。所以必須在讀取電路以及訊號處理電路等各畫素的下方配置 3D 照相元件。
 
在此所利用之製程就是晶片的貼合技術。首先在各個晶片的表面上,先在製作出與配線層連接的銀導孔(Au Via),之後就在晶片間的位置上進行接合作業。接合的手法採用結合親水性結合與 SAB 手法的「混成式接合法」,因為可以同時對應適合親水性結合的層間絕緣膜,以及適合 SAB 手法的銀導孔製作等,接合時必須施加 500N/cm2之力道。
 
NHK 技研的研發人員表示,近年來位置貼合精度技術成果多為 3µm,不過隨著研發技術的進步,目前非常有機會達到接近1µm左右。這樣一來,導孔直徑就有辦法做到 2~3µm,這就非常貼近可以放置在現行最高精度照相元件畫素下方的尺寸。
 
三層式的訊號處理電路
關於訊號處理電路,已知 CMOS Inverter 裡面就用了非常多,以及畫素內的 A-D 轉換應用等。與產業技術綜合研究所試作的縱向堆疊的 CMOS 相同,在貼合晶片的一端是製作 nMOSFET,另一端則是 pMOSFET,缺點在於若製程的溫度較高的話,第二層的晶圓在接合之後就無法形成電路,不過如果是利用高精度位置貼合技術,就有機會製作成功。
 
NHK 技研的研發團隊最後所使用的方法,就是將所貼合的 2片晶片基板上的矽去除,然後再貼合第三片的晶片,期望可以利用該方法研發出將畫素包含進去的三層式照相元件(圖十(d))。而且會使用已先塗佈氧化層(BOX)的 FDSOI (Fully Depleted Si ON Insulator),這是因為若去除基板的矽成分,層間絕緣膜就可以直接利用。
 
圖十、利用極細縱向電路實現大幅超越8K的高精細照相元件

超越TSV技術350倍的高密度縱向配線
NHK技研所提出的技術,不僅只限用於---以上為部分節錄資料,完整內容請見下方附檔。

※本文承日經BP社Nikkei Electronics 雜誌授權轉譯,特此深謝。原文著作權為Nikkei Electronics所有,禁止轉載。Nikkei Electronics 為數位時代的電子、資訊、通訊技術綜合雜誌,更多豐富、精彩內容,請上:http://www.nikkeibp.com/

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