洪茂峰 / 成功大學電機系；洪肇蔚 / 中華電信高雄營運處
SiGe CMOS 應力工程的關鍵技術
一、 SiGe CMOS S/D區的接觸電阻
眾所皆知CMOS元件越微小特性會更好，然而根據元件Modeling 的研究，卻發現 FinFET 與Nanosheet FET等元件在微縮達某一臨界厚度(Critical Dimension; CD)時會因太大的寄生效應使其表現達到極限。此缺憾乃起因於製程與材料的瓶頸，使得元件達到CD尺寸時串聯電阻會竄升，特性因而劣化，模擬結果還指出：在7奈米節點以下時，CMOS S/D區的Contact Resistance 須降至 1x 10-9 Ωcm2 以下方足以維持元件的表現，這個需求對工程師顯然是個艱難的挑戰。他們覺得這個問題可能需藉由能帶工程的方法來解決，也就是說現行的S/D區的材料及相關製程都需要有創新的設計。
觀之VLSI在微縮的過程中Silicide對S/D區的金屬化(Metallization)扮演著很重要的貢獻，因為它提供了製程中，如Self-align 與Low Contact Resistivity等需求。但當技術節點往下發展時Silicide的功能逐漸出現窘象，如金屬化時會發生集聚，接面漏電流也會增加，使元件的串聯電阻居高不下，無法滿足次世代元件電性的要求。根據物理分析，MOSFET的串聯電阻肇因於許多因素，其中以金屬與S/D的Contact Resistivity最為關鍵， 由半導體物理我們知道，
決定Contact Resistance 的主要因素有：①. 材料Doping的濃度，因為 Doping濃度愈高，金屬與 S/D介面的Schottky Barrier將愈形窄化，有利於載子的穿隧傳導。②. CB/VB間的能帶排列也會影響接觸電阻，而能帶排列的狀態又受材料組成與應力決定；故欲達成次奈米節點時極低接觸電阻的需求可能須從應力工程方面來著手。有團隊就以Silicide的Contact做了簡單的估計，他們假設Silicide/ Si的Barrier Height，ФB，約為Si 能隙值 的 ½ ，即約~ 0.6 eV， 再假設Boron可摻雜的最大濃度為 2 x 1020 cm-3，則計算所得的最佳ρc 也只10-7 Ω-cm2，尚無法滿足次7奈米節點時Metal-S/D的Contact Resistivity需小於1x10-9 Ω-cm2要求。很顯然勢必得發展可取代Silicide的材料或新的製程技術來解決。
1. p-SiGe 源/汲極的接觸電阻
現行CMOS的製程中，Boron是最常使用於p 型Si的Doping雜質，因為其掺雜技術已很成熟，掺雜濃度甚至達1020 cm-3，可大幅提升導電性，而且其電性活化是發生於晶格中取代Si的位置，由於其原子半徑甚小於Si，故會在Si晶體內產生Compressive Stress。這些資訊在 Si製程已屬習知的知識。當研發Advances CMOSFET的技術時，這些既有的經驗對SiGe的發展當然頗為重要，於今SiGe的技術已有快速的進展。研究報告顯示，SiGe 具有較Si為小的Barrier Height，且可直接Selectively Epitaxy 製作SiGe的Source/Drain區，同時直接施作in-situ Boron Doped， 並得到極高的Boron濃度。這個製程設計避免了掺雜後需作高溫退火處理的熱效應影響，也有利於後續以RIE 製作 Recess 的Source/Drain，已有的成果顯示SiGe:B 應是最有可能達成金屬-p S/D 極低接觸電阻要求的方案。但讓Boron Doping愈高，SiGe應力愈大，接觸電阻一定會持續降低嗎？其中有無道理存在？
2019年C.Porret et al就於ICSSDM中發表了以低溫、高速磊晶成長且 in-situ 摻雜Boron的技術製備 Strained Si1-xGex膜， 以之探討了接觸電阻與應力相關的機制。他們以SiH2Cl2與GeH4在n-Si(001)晶片上以低壓 CVD法成長各種厚度的Si0.5Ge0.5:B 薄膜，以B2H6作為p型摻雜， 濃度範圍為6.2x1020至2.7x1021 cm-3，並於退火後Multi-ring Circular Transmission Line Model法來萃取其接觸電阻值。他們發現在小於350°C的低溫就足以將 4x1020 cm-3的B濃度完全活化。
圖五、SiGe:B 膜厚度對物性的影響
圖五顯示了SiGe:B膜物性的變化。由圖可觀察到SiGe:B 膜在小於 35 nm時雖然表面為平滑，Haze值低於 2.5 ppm， 但膜中仍呈現著些微的應力，他們認為應力來源可能是因膜中的B原子較少，因其原子較SiGe小很多，又佔據Substitutional的位置所致。然而當膜厚大於 46 nm時，那些未被活化且又佔據格子間隙(Interstitial )的B原子數增多了，使Dislocation 等缺陷增加，膜表面因應力被Relaxed而變得更粗糙了，故 Haze程度明顯增加，甚至當膜厚增加至65 nm時，Degree of Strain Relaxation(DSR)增大到35 %，Haze程度也大幅攀升到18 ppm。值得注意的是，在電性方面也發生一些有趣的變化。他們發現接觸電阻會隨膜厚而變化，圖六顯示，初時ρc值隨著膜厚增加而下降，並在膜厚為 23 nm 時達最小值，2.3 x 10-9 Ωcm2，之後當膜厚繼續增加時，ρc 值也跟著升高，最後電阻值(Resistivity) 上升到 0.5 x 10-3 Ωcm， 並維持在這個值。Porret認為這個現象可能是接觸電阻與SiGe:B膜的Relaxation 程度有關的證據，因為對照圖五可發現，當膜小於23 nm時，材料仍維持著應力狀態，使能帶結構得以受到調變，致其ρc值得以降低。然而當膜厚增加時，SiGe膜的應力因Dislocation的產生而受到Relaxed，又因M-S介面粗糙度增加 (記得嗎？Haze增大了)，致使其ρc值也隨之增大。所以他們認為: SiGe:B若要達到極低的ρc值可能需令其保持於 Fully Strained的狀態，以借應力之助。而且SiGe:B膜的厚度與B的濃度可能都是重要的參數，務須小心調變。他們也進一步製作了Ti/SiGe:B的結構，得到ρc 為2.3 x 10-9 Ωcm2的超低值，但若改以Ti/Ge:B，因為Ge晶體的應力效應更為 ---以上為部分節錄內容，完整資料請見下方附檔。
圖六、SiGe:B 膜厚度對電性的影響