張志祥 / 工研院材化所
2023年11月14~17日於日本札幌舉辦2023 International Microprocesses and Nanotechnology Conference (MNC 2023)國際研討會，本屆已邁入第36年，目的在提供一個討論運用光子、電子、離子、其他高能粒子和奈米材料(Nanomaterial)、微影科學(Lithography science)和製程技術(Process technology)的平台，也涵蓋在微奈米結構製造和相關物理及元件方面的應用，會議主要由日本應用物理協會(Japan Society of Applied Physics)贊助。以下針對本次研討會相關下世代半導體材料、製程及元件之未來發展向讀者簡要說明。
前言
面對美中持續科技戰，加上地緣政治潛在衝突風險，先進半導體已成為全球最為重要的戰略產業，供應鏈將逐漸由全球化轉變為在地化生產，如何確保供應鏈韌性已成為各國政府重要的戰略目標，無論是美國、歐盟或日本，都希望未來能主導全球半導體製造業。特別曾經是半導體強國的日本，積極透過制定振興半導體產業新戰略計畫來吸引國際大廠如台積電到日本設廠，並促成日本國內8大企業包括Toyota、Sony、日本電信電話NTT、軟銀(SoftBank)、NEC、電裝(Denso)、三菱日聯銀行(MUFG Bank)及鎧俠(Kioxia)於2022年11月共同投資成立Rapidus公司，同時與美國IBM、比利時IMEC (微電子研究中心)共同研發2奈米及以下的邏輯晶片，預計2027年開始生產。從本次研討會邀請IMEC、IBM、Rapidus高階主管、研究人員及日本各大學教授群共同擔任本次會議的keynote speaker及invited speaker，也可看出主辦單位希望藉此研討會來持續探索、深化日本未來在半導體產業之相關技術研發量能。
先進半導體技術未來10年將持續推進電腦運算系統規模化發展
本次研討會邀請到目前任職於比利時IMEC的CMOS技術高階副總裁Dr. Sri Samavedam，發表「Technologies that will propel compute systems scaling in the next decade」專題演講。首先提到因應AI機器學習需求大幅增加，晶片浮點運算效能(training compute/單位flops)也須不斷提升，如圖一所示。2010年前，AI機器學習所需的晶片浮點運算效能符合摩爾定律(Moore's Law)，大約每2年運算效能增加1倍；但自2010起機器學習跨入深度學習後，晶片運算效能增加的速度更快，約每6個月就增加1倍；在2015後又進一步邁入大型機器學習時代，此時運算效能比深度學習高出100~1000倍，同時運算效能增加的速度約每10個月增加1倍。
圖一、晶片浮點運算效能隨著機器學習模型改變不斷提升
由於人工智慧的市場應用越來越多元，包括用於資料訓練的GPUs、AR/VR及自駕市場(Autonomous driving)等，使得晶片需求量大增，如圖二所示。預估全球半導體市場在2030年可超過1兆美元，較2023年預估的市場規模5000多億美元增加1倍，其中電腦運算及資料儲存是半導體最大應用市場，其次是無線通訊，而車用電子預估會是未來10年成長幅度最大的應用市場。
圖二、全球半導體市場規模預測
運算系統規模化除了需持續提升CPU/GPU運算晶片效能外，也需克服記憶體容量與線路連接頻寬問題。講者提到CPU/GPU運算晶片效能每2年約提升3.1倍，如圖三所示，遠高於記憶體DRAM容量每2年提升1.6倍，而晶片內與晶片間線路連接頻寬(Interconnect bandwidth)每2年只提升1.4倍，可以看出記憶體容量與線路連接頻寬是目前電腦運算系統性能提升之瓶頸所在 ---此為部分節錄資料，完整內容請見下方附檔。
先進半導體技術未來的發展與挑戰
Dr. Sri Samavedam針對Challenges Facing Future Compute Systems議題，從① CMOS Performance、② Memory Wall、③ Power Wall及④ Sustainable Manufacturing等四個面向提出可能的解決方案。
1. CMOS Performance
講者說明IMEC基於未來持續的微影尺寸縮小、新型電晶體元件結構、新材料引入及創新的封裝互連架構等結合，提出2奈米以下矽基半導體藍圖，如圖九所示。依據IMEC的藍圖預測，2024年將導入2奈米(N2)技術、2026進入1.4奈米(A14，即14 Angstrom)、2028進入1奈米(A10)，2030將正式進入次奈米時代(A7)；而電晶體元件結構也將由2022年3奈米(N3)的FinFET結構逐步轉為GAANSFET(N2、A14)、FSFET(A10、A7)及CFET(A5以下)。
搭配下世代EUV高數值孔徑(High-NA)EUV微影製程，NA將逐步從0.33提升至0.55、甚至0.75，並搭配多重曝光微影技術，提升線寬解析度，如圖十所示。後段製程(Back-end of line; BEOL)技術藍圖發展將從2 奈米及1.4 奈米的雙鑲嵌結構(Dual-Damascene)銅導通孔及導線(Cu Via/line)，轉為1奈米以下的Ru直接金屬蝕刻，以及為降低RC delay影響訊號傳遞時間所採用的高深寬比金屬線搭配air-gap結構(空氣介電常數為1，可大幅降低電容值)，如圖十一所示---此為部分節錄資料，完整內容請見下方附檔。
圖十一、2奈米以下後段製程(BEOL)技術發展藍圖