吳昇財、林育民、張道智/工研院電光所
近年來，三維積體電路構裝採垂直電訊聯通概念，利用矽導通孔技術，提供封裝體更好的封裝密度、較小的體積並提升電性特質，逐漸變為目前大家認為是未來產業中最重要且是必需的技術之一，也被認為是「超越摩爾定律」的關鍵技術之一。本文主要根據內埋中介層載板(EIC)之架構，進行結構設計與翹曲模擬分析，探討此架構下結構熱應力行為表現與材料選擇對於製程翹曲之影響程度，且為了更有效地簡化模擬分析時間，本文將會使用等效機械模型方法建構三維分析模型，透過分析結果找出適合的製程材料與參數。
【內文精選】
前 言
近年來電子封裝技術為因應市場輕薄短小且多功能化的需求，許多新型先進封裝結構被逐一提出。其中含矽導通孔(Through Silicon Via; TSV)之三維積體電路構裝(3D IC Integration)能在不縮小導線寬度的情況下，提升電晶體密度及系統功能，讓封裝結構朝向輕薄短小、高效能、低能損、低成本的目標邁進；而其元件及晶片之間的走線採垂直電訊聯通，大幅縮短訊號距離，除了可以減少雜訊及耗能損耗，也可以減緩訊號延遲效應，增加頻寬，提升高頻電性（電感值下降）。基於上述種種優點，含矽導通孔之三維積體電路構裝的各項研究已被廣泛討論，並成為下一世代的主要封裝議題。
雖然含矽導通孔之三維積體電路構裝在一些電性上的優勢已逐漸被證明，但因晶片堆疊及微小化封裝，容易因製程溫度及壓力的影響造成散熱的問題，並衍生熱應變與熱應力，造成溫度與應力集中現象。此現象往往容易造成結構體在製程環境與可靠度測試環境下承受過高的負載，讓晶片、矽導通孔、接點凸塊及材料介面處產生過高的應力，進而造成晶片破裂損壞、矽導通孔破裂失效、晶片中內導線的損壞及介面脫層等問題，更嚴重影響其產品可靠度。
2.5D與3D積體電路構裝的主要分別是3D積體電路構裝結構在中介層(Interposer)上下側皆有承載晶片，圖一為2.5D與3D之積體電路構裝示意圖，可看出3D積體電路中晶片可以直接面對面溝通，因此傳輸路徑更短、更快，同時其面積也可以相對縮小。而本文載具則利用中介層方式透過模封製程，同時中介層上方承載兩顆晶片（圖二）。
圖一、2.5D與3D矽導通孔中介層之積體電路構裝示意圖
TSV Interposer等效機械材料係數技術開發
由於電子構裝技術近年來朝向輕、薄、短、小的趨勢發展，但同時，整體增加的內連接結構如Via或微凸塊卻是隨之增加，因此造成構裝內部結構其尺寸差異化擴大；而且系統級封裝(System in Package; SiP)屬於異質晶片整合架構，其中不同晶片之間靠著中介層達成彼此電性溝通，幾乎中介層架構裡包含了大大小小的結構與元件。為求能夠快速切入構裝散熱效能設計與熱應力可靠度問題，需用模擬作為設計階段的先期評估工具與技術。但因為尺寸差異大，造成分析模型建構困難，也因此若能將中介層等效機械材料係數技術透過驗證方法開發出來，對於快速且先期評估整體構裝熱應力與可靠度狀況將非常有幫助。
TSV等效機械材料係數技術主要用一種解析解的方式，來表述矽與玻璃導通孔中介層之等效機械參數，目標是透過均質化單一TSV的模型方法，作為代表中介層整體分析模型與進行最適化設計。單一模型等效化是在精細模型與等效模型施以相同的邊界與負載條件後，將模型變形前後之變化進行等效化，等效出來的機械材料參數包含：面內(In-plane)方向之楊氏係數、體積模數、熱膨脹係數(CTE)，以及面外(Out-of-plane)方向之楊氏係數、剪切模數、熱膨脹係數、蒲松比係數。這些等效性質可用來作為一個單一導通孔模型縱觀地、整體性在其熱應力表現之表述，或是輔助設計端先預知中介層的熱應力行為，甚至是在模擬分析中作為快速分析且評估的模型簡化等應用。這些等效機械性質適用於均勻且單一直徑的TSV結構，如果TSV為錐狀形式則無法適用此方法。另外，本文並無考慮實際製程中非常薄的材料層，如SiO2或其他絕緣層等，但是在驗證本文之結果的一些文獻都有考慮這些材料的影響。
結構熱應力模擬與設計分析
建構熱應力分析用模型所需要的模組相對應幾何尺寸（圖五），所需要的材料參數有楊氏係數、蒲松比與熱膨脹係數等（表三）。其中焊錫凸塊與錫球使用無鉛材料(Lead-free)，為了要瞭解在環境負載下的可靠度行為，根據模組結構以及模擬分析的需求，本研究團隊使用非線性隨溫度變化之SAC305材料特性作為焊錫材料，其中包含微凸塊結構是由焊錫與銅所組成…以上為部分節錄資料，完整內容請見下方附檔。
圖五、EIC架構與幾何尺寸
★本文節錄自《工業材料雜誌》405期，更多資料請見下方附檔。