日本東北大學於日前發表與CUSIC公司採用「同時橫向磊晶生長法(Simultaneous Lateral Epitaxy Method; SLE)」，製作出全球第一個3C-SiC與4H-SiC堆疊的複合結構基板，並已實證確認3C-SiC表面的密度可以顯著降低至4H-SiC表面密度的200分之1以下。
SiC功率半導體元件的實用化在全球不斷推進，但為了克服SiC單晶物理特性所產生的根本問題，仍有新技術開發方面的需求。有鑑於此，CUSIC設計了一款新型功率半導體元件「CHESS-MOS(Cubic and Hexagonal Epitaxially Stacked SiC MOSFET)」，可望成為一項能同時降低SiC功率半導體元件之功率損耗並確保長期可靠性的技術。
「CHESS-MOS」是利用同為SiC單晶但具有不同結晶構造與物理性質之3C-SiC與4H-SiC積層而成的複合式結構基板製成，且是一項可望有助於解決SiC單晶問題的技術。而在推動「CHESS-MOS」共同研究之際，東北大學等的研究團隊利用SLE方法製作出世界上第一個由3C-SiC與4H-SiC積層而成的複合式結構基板。此外，研究團隊利用掃描非線性介電顯微技術(Scanning Non-linear Dielectric Microscopy; SNDM)，對於具有絕緣膜(熱氧化膜)形成之複合式結構基板表面的界面狀態密度進行了測量，實證確認了SLE方法可以顯著降低界面狀態密度。基於這些研究成果與過去的知識，藉由達到低界面狀態密度並採用「CHESS-MOS」，將可望實現功率損耗降低30%以上。
SLE方法具有連一個原子的高度偏差都沒有，3C-SiC層與4H-SiC基板之間形成平坦界面的優點，因此3C-SiC層內的自由電子可以在界面附近高速移動而不會發生散射，藉此將可望進一步降低功率損耗並實現高速運行。另一方面，由於3C-SiC具有比4H-SiC更大的電子親和力(Electron Affinity)，因此可知在CHESS-MOS的絕緣膜/SiC界面處形成的電子障壁壓倒性地高於4H-SiC。藉此將可望顯著提高SiC功率半導體元件的長期可靠性，並將有助於擴大SiC功率半導體元件的應用市場。
另外，在使用SLE法的實驗中，也確認了形成3C-SiC/4H-SiC/3C-SiC/4H-SiC的雙量子井(Double Quantum Well)結構的現象。透過刻意地形成此類SiC積層結構，將可望製作出過去利用SiC半導體元件難以實現的高頻裝置。此外，透過SLE方法在半絕緣4H-SiC基板上生長3C-SiC結晶，將可避免因與半導體基板電容耦合而導致高頻訊號衰減的問題，藉此可望有助於利用現有SiC功率半導體元件生產線，實現高頻積體電路的量產化。再者，即使在高溫環境、暴露於輻射的宇宙空間或是退役核電廠的工作場域中，亦可望實現具有優異長期可靠性的積體電路。