應用於高頻高速超低粗糙度反轉銅箔：材料世界網

宋雲興 / 金居開發股份有限公司

自2018年至今，處理器製造商陸續發布新平台(如Intel的Whitley/Eagle Stream; AMD的Rome/Milan及Genoa)，系統數據傳輸速率翻倍至16 Gbs、甚至到32 Gbs，通道內插損耗要求也愈來愈小，為了滿足這樣的要求，需將佈線長度縮短，卻造成線路設計的困難。一般解決的對策是選擇更低損耗材料，如樹脂改由Low Loss、Very LowLoss或Ultra-low Loss；玻璃纖維紗改以Low Dk/Df，或者改用更低粗糙度的HVLP銅箔，如此一來成本卻大幅增加。而玻璃纖維紗、合成樹脂的成本在低損耗材料已經達到極限，如何選擇合適的銅箔將是最大的挑戰。為了目前的情況，開發出一種成本合理、訊號完整性(SI)與HVLP銅箔相當的銅箔勢在必行。本文討論銅箔對訊號完整性的影響，並介紹最適用於即將推出的處理器平台之銅箔類型。

【內文精選】

前言

銅箔的低信號耗損性是訊號完整性維持之關鍵。銅箔訊號完整性影響主要來自於趨膚效應，當信號高頻高速化時，信號傳輸越來越集中於銅箔「表層」(稱為趨膚效應)，當頻率達1 GHz時，其信號在導線表面的傳輸厚度僅為2.1 μm，如果導體表面粗糙度為3~5 μm，信號傳輸僅在粗糙度的厚度範圍內進行；當信號傳輸頻率提高到10 GHz時，其信號在導體表面的傳輸厚度為0.7 μm，信號傳輸更是在粗糙度範圍內進行。信號在粗糙度範圍傳輸，傳輸信號的駐波、反射將越來越嚴重，並導致信號傳輸路徑變長，損耗增加。因此，對於終端應用之低介電損耗銅箔(LowInsertion Loss Copper)需求日趨嚴苛，超低粗糙度銅箔需求因此倍增。本文將針對超低粗糙度銅箔之演進以及低介電損耗銅箔材料之發展做進一步說明。

PCB在低介電損耗材料搭配銅箔狀況

由於趨膚效應(如圖四)的存在，高速PCB如果繼續使用標準銅箔(STD)，隨信號傳輸頻率增加，趨膚效應會導致介電損耗變大，訊號完整性變差。因此，當前的高頻高速材料上使用低粗糙度銅箔的應用越來越廣泛，像Mid Loss材料和Low Loss材料都採用反轉銅箔(RTF)；Very Low Loss材料多是採用超低輪廓(HVLP)銅箔；對於Ultra Low Loss材料，HVLP2銅箔已成為標配。通過電子掃描電鏡可看出STD、RTF、VLP銅箔的表面形貌(圖五)。STD銅箔結合面粗糙度(Rz)約為7.5 μm；RTF銅箔霧面粗糙度約2.5μm；HVLP銅箔結合面粗糙度約1.6 μm；HVLP2銅箔結合面粗糙度約1.4 μm。

圖四、訊號完整性與表面粗糙有密切關係

電解銅箔製造過程

在電解銅箔製造過程中，主要兩個段別為生箔段及表面處理段。①生箔段是經由電鍍將銅離子轉換成銅原子沉積在旋轉中的陰極電鍍輪(Drum)上形成銅箔，再將銅箔由電鍍輪剝下，剝下的銅箔稱為生箔(Base Foil)，與陰極電鍍輪接觸面稱為Drum Side或Shiny Side(亮面)，另一面稱為Non-drum Side或Matte Side(霧面)。②表面處理段是將生箔Drum Side或Non-drum Side進行表面粗化，增加表面積與介電層間的結合力。

綜觀STD、RTF及VLP三類銅箔，STD銅箔表面粗糙度，不利於訊號完整性但擁有生產成本上優勢；RTF擁有生產成本上優勢，但表面粗糙度只能應用於Midlow Loss，如PP最常見搭配一般RTF銅箔，並應用於較早的Intel Purley伺服器平台。但要滿足現行Intel Whitley伺服器平台的訊號完整性要求，要將訊號完整性提升到HVLP水準的反轉銅箔，將會需要成本合理且訊號完整性與HVLP等級相當的超低粗糙度反轉銅箔。金居開發(Co-Tech)一改傳統銅瘤均勻分布的思維，改以銅瘤非均勻分布的進階反轉銅箔(ARTF)，將銅瘤變小及銅瘤的數量減少下，造成底部平滑區增加，同時將銅瘤間的距離拉大，自然形成銅瘤非均勻分布在銅箔上，以降低趨膚效應造成之影響。

為驗證進階反轉銅箔在訊號完整性的表現，我們將進階反轉銅箔(ARTF)、台系反轉銅箔RTF、日系HVLP銅箔HVLP-(J1)及日系HVLP銅箔HVLP-(J2)，如圖十疊構並以Low Loss等級的PP分別與HVLP-(J1)/HVLP-(J2)/ARTF (RG311)及一般RTF壓成Delta-L共12層的疊構電性板，並進行…以上為部分節錄資料，完整內容請見下方附檔。