李靜觀/工研院電光所
國際電子封裝大會 (International Conference on Electronics Packaging；ICEP)起始於 2001 年，為每年定期舉辦之重要盛會，是日本最大的電子構裝盛會，每次皆吸引眾多廠商與研究機構與會，是個瞭解國際技術動態、收集資料、與廠商互動交流之極佳場合。大會安排有35個技術發表SESSIONs，參加會議人數超過360人。今年的ICEP舉辦地點選在日本桑名Hotel Hanamizuki，會期從 4月17日 到 4月21日，為期5天。今年的會議內容涵蓋 3D IC 以及 MEMS 相關之製程技術、設計、可靠度、市場及產業應用等研究探討。會議包含12場KEYNOTE Lectures演講，39 個 Oral Session，共有145 篇 Paper發表；26篇POSTER。Poster Session 以 Interactive Presentation 方式進行，藉由作者直接說明以及面對面的討論溝通，能更加深入的討論相關技術及未來合作發展的可能性。近幾年晶圓級與大尺寸扇形封裝FO WLP/PLP非常的火熱，以下跟大家分享主要相關FO WLP/PLP的發展近況。
一、扇出型晶圓級封裝 (Fan-Out Wafer Level Packaging；FO WLPs)
TechSearch International的Dr E. Jan Vardaman發表了FO WLPs之技術趨勢，如圖一所示；隨著手機的日益減薄、功能倍增，封裝數量的增加速度非常快，而電池壽命的需求也隨著提高。至下一世代的半導體，前段Fab可做的製程與後段組裝勢必會有所重疊。
FO WLPs之所以如此熱門的其中一個因素是：FO WLPs與晶圓級封裝(Wafer Level Packaging；WLPs)非常相似且無基板，對於相關製程容易切入。FO WLPs目前量產的線寬線距是10µm/10µm (Line/Space)，下一步線寬線距將逐步往5µm/5µm發展；FO WLPs的產品除了可在線路層數為一層或兩層重分布層(Redistribution Layer；RDL)，於線路大於10µm一般密度線路產品應用外，亦可應用於三層RDL以上，線寬線距小於10µm的高密度線路；台積電(TSMC)的產品是以高密度為主，其整合型扇型封裝(Integrated Fan-out；InFO)應用於Apple的A10與A11(圖二)，整合型扇出層疊封裝(InFO-POP)比FC-PoP厚度薄了20%，TSMC下一階段前段半導體7nm與5nm製程需要更高密度連接(Interconnect)與高密度的Cu pillar，金屬PAD的pitch小於55µm，此需求壓合製程無法進行；而電性部分InFO PoP效能比FC PoP獲得大幅提升與改善(與Apple iphone 7比較)。
圖一、封裝數量趨勢
圖二、Apple的A10與A11使用TSMC的InFO技術
除了TSMC的InFO，另於可用於高密度應用的Fan-out架構有Amkor的SWIFT，ASE的FOCoS；Infineons提出了降低成本的eWLB製程，製程中無BUMP、無基板來達到低成本目的，製程中使用Molding Compoumd保護晶片背面。FO-WLP除了應用於手機等消費性產品，亦可應用於自動車的雷達系統中，可提升駕車性能。雷達模組主要供應商是Infineon、NXP、Calterah；其FO-WLP封裝由Nepes、NANIUM(屬Amkor)、Infineon。全球FO-WLP主要供應鏈如圖三所示。
圖三、FO WLP的供應鏈
二、扇出型面板級封裝 (Fan-out Panel Level Package；Fo PLP)
進階於大尺寸fan out的製程是FO PLP，其與FO WLP的不同在於部分廠商預估可降低25%~30%成本，但FO PLP目前仍無具體的應用產品標的。在製程上FO-PLP仍需克服基板翹曲與Die Shift，材料需求方面需有低應力的材料來降低翹曲，低CTE 與低製程溫度，在RF的應用上需要Low-k與低損耗高分子材料。另一個在FO PLP發展中的主要考量點是其相對應的應用產品量不夠大支撐FO PLP產能、在大尺寸Panel上Pick and Place時間過長、FO PLP目前仍無標準基板尺寸；這些都是在FO POP由開發至量產需考量的重要因素。目前主要開發FO PLP的公司有---以上為部分節錄資料，完整內容請見下方附檔。