電子構裝發展趨勢

 

刊登日期:2017/6/28
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高宥榛/工研院材化所

前言
近年來,為因應未來電子產品朝向短小輕薄的發展趨勢,以及追求高密度封裝和降低封裝成本,先進的覆晶封裝技術已逐漸取代傳統的打線接合技術。相較於傳統的打線接合技術,覆晶封裝技術具有構裝尺寸小、高密度I/O接點、連接線短、低雜訊、電性效應佳等優點。2017年的ICEP研討會邀請多家封裝製程廠商來說明目前先進封裝製程的技術、目標、挑戰以及未來的展望;而上游封裝材料廠商以及學界人士則針對目前開發的材料做介紹,並探討材料特性對封裝製程的影響。

筆者也在研討會上以封裝材料中會使用的包覆型硬化劑作為主軸,探討合成時的分散劑分子量對硬化劑包覆殼層影響的論文發表。由於封裝膠材與材料日新月異,雖然筆者的發表偏重於成熟產業的材料端,但後續封裝材料的開發與應用仍是可以預期的。

ICEP 2017研討會在4月19-22日於日本山形縣天童市舉辦,此為日本最大的國際型電子封裝研討會。其中合作/贊助廠商包含IEEE CPMT (Components, Packaging, and Manufacturing Technology) Society Japan Chapter, IMAPS (International Microelectronics and Packaging)與JIEP (The Japan Institute of Electronics Packaging); 研討會內容包含advanced packaging, design, modeling and reliability, manufacturing and processes, interconnection, optoelectronics, printed electronics and 3DIC Packaging等。共有投稿153篇論文,其中133篇口頭報告,20篇海報。

研討會重點精摘
Trends in Fan-Out Wafer and Panel Level Packaging
驅動元件的3D封裝技術有各種各樣的方式,端視其產品需求,但主要還是在微小化情況下達到高效能、高密度與低成本。其中,晶圓與封裝的堆疊方式以內埋式晶圓為一個主要在異質系統的組裝技術。分成兩種內埋式晶圓技術,如圖六所示。一種是FO-WLP,將晶圓包覆在高分子內再採用3D垂直組裝的方式,其中將晶圓內埋在印刷電路板上,Infineon使用Embedded Wafer Level Ball Grid Array (eWLB)技術,TSMC使用InFO技術而Freescale使用Redistributed Chip Package (RCP)技術。其中FO-WLP又分為兩種製程,分別為Mold first與RDL first,如圖七所示。

圖七、兩種FO-WLP製程流程圖
圖七、兩種FO-WLP製程流程圖

目前電子構裝技術採用Fan-out的方式,主要是因為有以下的優點:
1. 小腳位且與Flip-Chip Ball Grid Array (FCBGA)相比可達到更薄型化封裝;
2. 與Flip-Chip Ball Grid Array (FCBGA)相比有更低的熱阻;
3. 與Wafer-Level Chip Scale Packages (WL-CSP)相比有更高的可靠度;
4. 電性效應佳;
5. 連接線短;
6. 不需使用層壓基板。

雖然FO-WLP具有優異的特點,但當考量到高產量與低成本時,FO-PLP技術開始成為廠商研發的方向。而目前FO-PLP遇到的挑戰如圖八所示,包括了晶片乘載盤是否可為自動化;材質為不銹鋼、玻璃…或是其他材質。另外,散熱也是一大問題。Panel在每站移動後放置時的對位與精準度仍需商確;Molding段材料是否可以維持均勻度;Debonding時是否可以做到自動化;鍍膜、曝光與顯影時的線寬能否維持;最後去框、切割時是否可以使用自動化設備等等,都是目前發展FO-PLP技術所會面臨到的問題。表一為目前FO-PLP廠商可達到的規格,單邊尺寸皆大於305mm,尺寸皆較Wafer Level大。

圖八、FO-PLP挑戰
圖八、FO-PLP挑戰

表一、FO-PLP廠商規格
表一、FO-PLP廠商規格

雖然FO-PLP面臨了不小挑戰,但有廠商已經成功地釋出研發成果,如圖九所示。FO-PLP技術中最難以克服的是Molding的部分,相較於PCB與玻璃,更容易有脆化與自彎曲的現象發生,如圖十所示,所以後續在乘載盤或是結構與材料方面都是主要的課題 ---以上為部分節錄資料,完整內容請見下方附檔。


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