扇出型封裝因蘋果A10處理器導入而聲名大噪，除輕、薄外，更具良好散熱及電性表現。面板級扇出型封裝因載具面積大，對降低製程成本有顯著的助益，且方形載具的面積使用效率可達到95%，將是扇出型封裝製程的發展趨勢。大面積電鍍製作線路重新分佈層是面板級扇出型封裝製程的關鍵第一步，但目前仍未有標準化量產設備。工研院顯示中心與晶圓電鍍設備廠商共同開發驗證面板級扇出型封裝電鍍設備，目前可製作線寬/線距2 μm/2 μm之精細RDL線路，相關成果可作為未來面板級扇出型封裝量產技術之碁石。
扇出型封裝技術崛起
智慧型手機及平板電腦已是消費性電子產品的主流，多功能與高效能的市場需求日益增加（如指紋辦識、無線上網分享速度、感測器等），故其需求由原本的系統單晶片(System on Chip; SoC)技術開始轉向具整合元件效能的系統級封裝技術(System in Package; SiP)。
系統級封裝技術主要分為IC載板技術和晶圓級封裝(WLP)技術。IC載板技術主要為連接晶片與印刷電路板(PCB)之間的中介層，是由電路板上模組發展演變而來，故其走線線寬/距無法達到高解析需求，因此在高階產品晶片整合方面多採用晶圓級封裝技術，如圖一。然而，由於晶片尺寸很小，在有限的面積上無法製作太多的金屬接腳（鍚球），晶圓級封裝不適合接腳數太多的積體電路，因此有些廠商開發出成本較低、接腳數較多的「扇入型晶圓級封裝(FIWLP)」與「扇出型晶圓級封裝(FOWLP)」，如表一。前者應用於引腳數量較少的IC，而後者採取拉線出來的方式，可以讓多種不同裸晶，於單次WLP製程後完成封裝，且符合多信號輸出引腳數目的需求，降低了封裝尺寸和成本。
圖一、高階產品晶片中相關整合性之晶圓級封裝技術
扇出型封裝技術市場規模
圖四為扇出型封裝技術市場產值趨勢預估圖。2015年以前扇出型封裝技術屬市場萌芽期，每年營收不足2.5億美元，2016年後因Apple iPhone A10選用台積電InFO技術，扇出型封裝技術廣被市場接受進而營收激增，2016~2018年短期的複合年均增長率暴增達到80%。2021年，全球半導體封測產值預估超過372億美元，其中晶圓級扇出型封裝技術(FOWLP)市場規模預估便可達25億美元左右的規模。
圖四、2010~2021年扇出型封裝技術市場營收趨勢預估圖
大面積高均勻性電鍍技術的挑戰
高解析線路(RDL)的製作在扇出型封裝技術中扮演線路重佈的角色，用以調整元件的I/O位置，提升元件的結構穩定性，使IC可應用於不同的元件模組上。於面板級扇出型封裝技術中，RDL建構製程多採取半加成法(Semi-additive)進行電鍍，其優勢在於可兼顧高解析與低成本之需求。面板級電鍍製程在解析度與均勻度規格日趨嚴苛的市場趨勢下，待解決之技術議題點如下。
1. 電場/流場均勻性
現行晶圓級電鍍設備的陰極導電系統，因為電流是由外圍往中心導入，因此電流密度分布外圍較中心為強，造成電鍍厚度也是外圍較中心為厚，直接影響鍍層的均勻性進而影響元件的良率，如圖七。為解決晶圓電鍍的不均勻性，設備商及製造商由電場控制著手，利用不同位置電場差異優化，改善電鍍鍍層膜厚均勻性，如表四。
顯示面板技術轉型—大面積電鍍技術
工研院顯示中心近年進行面板級相關製程應用開發，推動面板級扇出型封裝技術(Fan-out Panel Level Packaging)，並著手下世代高性價比、高整合度IC封裝技術。藉由顯示中心現有2.5代線OLED面板製程及FlexUp™技術的能量，輔以工研院機械所與國內具晶圓級電鍍設備經驗之廠商（嵩展科技），成功地製作出面板級高精細度多層重分佈導線(RDL)，後續可應用於高密度接腳且多層膜整合之晶片封裝。RDL微細線寬製程流程，如圖十一。此無基板之結構技術，可大幅減少封裝模組厚度，後續可應用於…...以上為部分節錄資料，完整內容請見下方附檔。
作者：楊明桓、曾建洲 / 工研院顯示中心
★本文節錄自「工業材料雜誌」370期，更多資料請見下方附檔。